JPS62134895A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62134895A JPS62134895A JP60275567A JP27556785A JPS62134895A JP S62134895 A JPS62134895 A JP S62134895A JP 60275567 A JP60275567 A JP 60275567A JP 27556785 A JP27556785 A JP 27556785A JP S62134895 A JPS62134895 A JP S62134895A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野Ｊ
この発明は、半導体記憶装置に関し、特に、アクティブ
プルアップ回路を備えたダイナミック型ＲＡＭ等の半導
体記憶装置の改良に関する。
プルアップ回路を備えたダイナミック型ＲＡＭ等の半導
体記憶装置の改良に関する。
［従来の技術〕
ダイナミック型ＭＯ５−ＲＡＭでは、メモリセルの蓄積
データに応じてビット線電位のセンス後に、アクティブ
プルアップ回路が動作し、１１ ＨＩＩレベル側のビッ
ト線電位をＶｃ ｃ （’ＩＩＩ電圧）またはそれ以
上にプルアップすることが行なわれている。
データに応じてビット線電位のセンス後に、アクティブ
プルアップ回路が動作し、１１ ＨＩＩレベル側のビッ
ト線電位をＶｃ ｃ （’ＩＩＩ電圧）またはそれ以
上にプルアップすることが行なわれている。
第５図は従来のダイナミック型ＲＡＭにＪハノるセンス
系の周辺を示づ回路図である。図において、１対のビッ
ト線Ｂ Ｌ 、 ｉＱ’−Ｌは、それぞれトランジスタ
Ｑｏ ｏ 、 Ｑｏ ＋を介してデータバスＩ１０゜Ｉ
ｌｏに接続される。これら１ヘランジスタＱｏ ｏ 。
系の周辺を示づ回路図である。図において、１対のビッ
ト線Ｂ Ｌ 、 ｉＱ’−Ｌは、それぞれトランジスタ
Ｑｏ ｏ 、 Ｑｏ ＋を介してデータバスＩ１０゜Ｉ
ｌｏに接続される。これら１ヘランジスタＱｏ ｏ 。
Ｑｏ＋のオン・オフは、コラムデコーダ１の出力によっ
て制御される。各ビット線には、たとえば１トランジス
タ・１キヤパシタ型のメモリセルＭＣが交互に接続され
る。各メモリセルＭＣには、ワード線ＷＬｏ 、ＷＬ＋
、・・・（図面では、１本のワード線ＷＬのみを代表
的に示している）が接続され、このワード線ＷＬの選択
によってメモリセルＭＣとビットｌ １３１− 、 〒
１−との間の接続・遮断が制御される。また、ビット線
８Ｌ、ＢＬには、それぞれ１個ずつダミーメモリセルＤ
ＭＣが接続される。これらダミーメモリセルＤＭＣには
、ダミーワード線ＷＬＤＭが接続され、このダミーワー
ド線ＷＬＤＭの選択にＪ二ってダミーメモリセルＤＭＣ
とビット線ＢＬ、ＢＬとの闇の接続・遮断が制御される
。また、ビットＩｉ！ＢＬ、ＢＬには、それぞれ、１〜
ランジスＱＰＲ◎、 Ｑｐ ｍ ＋を介してプリチャー
ジ電源ｖＰ１１が接続される。これらトランジスタＯｐ
ｉｏ＊ Ｑｐ ＲＩのオン・オフはプリヂＶ−ジクロ
ツクφＰρによって制御される。
て制御される。各ビット線には、たとえば１トランジス
タ・１キヤパシタ型のメモリセルＭＣが交互に接続され
る。各メモリセルＭＣには、ワード線ＷＬｏ 、ＷＬ＋
、・・・（図面では、１本のワード線ＷＬのみを代表
的に示している）が接続され、このワード線ＷＬの選択
によってメモリセルＭＣとビットｌ １３１− 、 〒
１−との間の接続・遮断が制御される。また、ビット線
８Ｌ、ＢＬには、それぞれ１個ずつダミーメモリセルＤ
ＭＣが接続される。これらダミーメモリセルＤＭＣには
、ダミーワード線ＷＬＤＭが接続され、このダミーワー
ド線ＷＬＤＭの選択にＪ二ってダミーメモリセルＤＭＣ
とビット線ＢＬ、ＢＬとの闇の接続・遮断が制御される
。また、ビットＩｉ！ＢＬ、ＢＬには、それぞれ、１〜
ランジスＱＰＲ◎、 Ｑｐ ｍ ＋を介してプリチャー
ジ電源ｖＰ１１が接続される。これらトランジスタＯｐ
ｉｏ＊ Ｑｐ ＲＩのオン・オフはプリヂＶ−ジクロ
ツクφＰρによって制御される。
ざらに、ピッ１〜線ＢＬ、ＢＬには、センスアンプＳＡ
ｏと、アクティブプルアップ回路ＡＰｏとが接続される
。センスアンプＳＡｏは、メモリセルの選択後ビット線
の電位を検知し、非選択側のビット線の電位を接地レベ
ルに強制するためのもので、センスアンプ駆動信号φ５
によってその動作が制御される。アクティブプルアップ
回路ＡＰＯは、一方のビット線ＢＬをプルアップするた
めに機能するトランジスタＱＡＰＱＩＱＩＩＧおよびキ
ャパシタＣｅｏ と、他方のビット線「王をプルアップ
するために機能するトランジスタＱＡＰ＋ＩＱ、１およ
びキャパシタＣＭとを含む。トランジスタＱＡＰＯはビ
ット線Ｂ［をプルアップするためのトランジスタであり
、ビット線ＢＬと電源Ｖｃｃとの間に介挿される。４：
ヤバシタＣＲＯはトランジスタＱＡＰＯのゲーＩ−電位
を打圧するためのキャパシタであり、その一端は１〜ラ
ンジスタＱＡＰＯのゲートに接続され、その他端にはア
クティブプルアップクロックφ、を受Ｇ−Ｊる。１−ラ
ンジスタＱＲＯは主１１パシタｃ１１□をビット線ＢＬ
のプリチャージ電圧で予め充電しておくためのもので、
ビットｍＢＬと−１：ｔ？パシタＣＲＯの前記一端との
間に介挿される。な、＋３、ビット１ｌｉｌＢ＋−をプ
ルアップするための回路Ｍ￥素である：ヘランジスタＱ
ＩＩＩＱＡＰＩおよび−に亀シバシタＣＲ＋も、ビット
線ＢＬをプルアップするだめの上記回路要素ＱＩＩＯ，
ＱＡＰＯおよびキャパシタＣＲＯと対称の構成となって
いる。なお、トランジスタＱｅｏ。
ｏと、アクティブプルアップ回路ＡＰｏとが接続される
。センスアンプＳＡｏは、メモリセルの選択後ビット線
の電位を検知し、非選択側のビット線の電位を接地レベ
ルに強制するためのもので、センスアンプ駆動信号φ５
によってその動作が制御される。アクティブプルアップ
回路ＡＰＯは、一方のビット線ＢＬをプルアップするた
めに機能するトランジスタＱＡＰＱＩＱＩＩＧおよびキ
ャパシタＣｅｏ と、他方のビット線「王をプルアップ
するために機能するトランジスタＱＡＰ＋ＩＱ、１およ
びキャパシタＣＭとを含む。トランジスタＱＡＰＯはビ
ット線Ｂ［をプルアップするためのトランジスタであり
、ビット線ＢＬと電源Ｖｃｃとの間に介挿される。４：
ヤバシタＣＲＯはトランジスタＱＡＰＯのゲーＩ−電位
を打圧するためのキャパシタであり、その一端は１〜ラ
ンジスタＱＡＰＯのゲートに接続され、その他端にはア
クティブプルアップクロックφ、を受Ｇ−Ｊる。１−ラ
ンジスタＱＲＯは主１１パシタｃ１１□をビット線ＢＬ
のプリチャージ電圧で予め充電しておくためのもので、
ビットｍＢＬと−１：ｔ？パシタＣＲＯの前記一端との
間に介挿される。な、＋３、ビット１ｌｉｌＢ＋−をプ
ルアップするための回路Ｍ￥素である：ヘランジスタＱ
ＩＩＩＱＡＰＩおよび−に亀シバシタＣＲ＋も、ビット
線ＢＬをプルアップするだめの上記回路要素ＱＩＩＯ，
ＱＡＰＯおよびキャパシタＣＲＯと対称の構成となって
いる。なお、トランジスタＱｅｏ。
Ｑｍ＋の各ゲートには、クロックφＰが与えられる。
なお、実際の半導体メモリでは、メモリセルＭＣはマト
リクス状に配置されており、それに伴ってビット線対８
Ｌ、ＢＬは複数対設けられている。
リクス状に配置されており、それに伴ってビット線対８
Ｌ、ＢＬは複数対設けられている。
第６図は第５図に示される回路の動作タイミングを示す
タイミングチャートである。この第６図において、φＳ
、φ２．φＰ、φｐＨはそれぞれ第５図に示される各信
号に対応し、ＢＬ、ＢＬはビット線８Ｌ、ＢＬの電位変
化を表わしたものであり、ＷＬｏ 、’ＷＬ＋はワード
線ＷＬｏ、ＷＬ＋（なお、第５図では１本のワード線Ｗ
Ｌのみを代表してい示している）の電位変化を表わした
ものである。また、ＲＡＳは、ローアドレスストローブ
信号を表わしたものである。このローアドレスストロー
ブ信号ＲＡＳはノンアクティブ期間とアクティブ期間と
を規定するための信号である。さらに、Ｉｃｅは、電源
から第５図の半導体記憶装置に流れる電流の変化を表わ
したものである。以下、この第６図を参照して第５図の
回路の動作を説明する。
タイミングチャートである。この第６図において、φＳ
、φ２．φＰ、φｐＨはそれぞれ第５図に示される各信
号に対応し、ＢＬ、ＢＬはビット線８Ｌ、ＢＬの電位変
化を表わしたものであり、ＷＬｏ 、’ＷＬ＋はワード
線ＷＬｏ、ＷＬ＋（なお、第５図では１本のワード線Ｗ
Ｌのみを代表してい示している）の電位変化を表わした
ものである。また、ＲＡＳは、ローアドレスストローブ
信号を表わしたものである。このローアドレスストロー
ブ信号ＲＡＳはノンアクティブ期間とアクティブ期間と
を規定するための信号である。さらに、Ｉｃｅは、電源
から第５図の半導体記憶装置に流れる電流の変化を表わ
したものである。以下、この第６図を参照して第５図の
回路の動作を説明する。
まず、ローアドレスストローブ信号ＲＡＳが立下がって
、アクティブ期間が開始する。このアクティブ期間では
、ローアドレス信号（図示せず）がラッチされ、このラ
ッチされたローアドレス信号が図示しないローアドレス
デコーダへ与えられる。このローアドレスデコーダは与
えられたローアドレス信号をデコードして出力する。こ
れに応答して、ローアドレスデコーダにつながるワード
線のいずれか１本とダミーワード線のいずれか１本とが
選択されて立上がり、それにつながるメモリセルＭＣ，
ダミーメモリじルＩ） Ｍ Ｃの情報に従ってビット線
対ＢＬ、−７３１に電位差が生じる。その後、クロック
φ９が立上がり、１？ンスアンブＳＡ＋＋が活性化され
、゛冒−″Ｎ位側のどｙｈＩＩＱ′！ｌ−なわち非選択
ビット線が接地電位に強制される。この後、クロックφ
、が立上がっＣ、アクディププルアップ動作が行なわれ
る。これは、１２ンスｖ１作とは逆に、“Ｈ”側のピッ
１〜線゛ツ゛なわら選択ビット線をプリチャージ電位ｖ
Ｐ、かｌ−３１Ｍ諒電位ＶｃＣヘプルアップする動作で
ある。たとえば、ビット線対ＢＬ、ＢＬのうら’ ｌ−
１”側のピッ］〜線がＢＬであったとすると、１−ラジ
スタにＩＡＰＯのゲートとキャパシタＣＲＯとの接続点
Ｎ、はトランジスタＱＩＯのオンにＪ：ッて−Ｙめじツ
ｌ−１１Ａ Ｂ Ｌのプリチャージ電位ＶＰＩＩに保た
れているので、クロックφｇが立上がると、キャパシタ
Ｃｆｆ１Ｏのブースト作用により、接続点Ｎ＋は電源電
圧Ｖｃｃ以上に昇圧される。そのため、トランジスタＱ
ＡＰＯが強くオンし、（ット線ＢＬは電ａ電位ｖ、ｃに
プルアップされる。一方、“Ｌ″側のビット線ＢＬは、
トランジスタＱＡＰＩのゲートとキャパシタＣＭとの接
続点Ｎ２の電位が接地電位となっているので、クロック
φＲが立上がっても、接続点Ｎ２の電位は上昇せず、ト
ランジスタＱＡＰ、はオンしない。このように、アクテ
ィブプルアップ回路ＡＰｏはＨ”側のビット線のみを１
１１１１電位Ｖｃｃにプルアップする。
、アクティブ期間が開始する。このアクティブ期間では
、ローアドレス信号（図示せず）がラッチされ、このラ
ッチされたローアドレス信号が図示しないローアドレス
デコーダへ与えられる。このローアドレスデコーダは与
えられたローアドレス信号をデコードして出力する。こ
れに応答して、ローアドレスデコーダにつながるワード
線のいずれか１本とダミーワード線のいずれか１本とが
選択されて立上がり、それにつながるメモリセルＭＣ，
ダミーメモリじルＩ） Ｍ Ｃの情報に従ってビット線
対ＢＬ、−７３１に電位差が生じる。その後、クロック
φ９が立上がり、１？ンスアンブＳＡ＋＋が活性化され
、゛冒−″Ｎ位側のどｙｈＩＩＱ′！ｌ−なわち非選択
ビット線が接地電位に強制される。この後、クロックφ
、が立上がっＣ、アクディププルアップ動作が行なわれ
る。これは、１２ンスｖ１作とは逆に、“Ｈ”側のピッ
１〜線゛ツ゛なわら選択ビット線をプリチャージ電位ｖ
Ｐ、かｌ−３１Ｍ諒電位ＶｃＣヘプルアップする動作で
ある。たとえば、ビット線対ＢＬ、ＢＬのうら’ ｌ−
１”側のピッ］〜線がＢＬであったとすると、１−ラジ
スタにＩＡＰＯのゲートとキャパシタＣＲＯとの接続点
Ｎ、はトランジスタＱＩＯのオンにＪ：ッて−Ｙめじツ
ｌ−１１Ａ Ｂ Ｌのプリチャージ電位ＶＰＩＩに保た
れているので、クロックφｇが立上がると、キャパシタ
Ｃｆｆ１Ｏのブースト作用により、接続点Ｎ＋は電源電
圧Ｖｃｃ以上に昇圧される。そのため、トランジスタＱ
ＡＰＯが強くオンし、（ット線ＢＬは電ａ電位ｖ、ｃに
プルアップされる。一方、“Ｌ″側のビット線ＢＬは、
トランジスタＱＡＰＩのゲートとキャパシタＣＭとの接
続点Ｎ２の電位が接地電位となっているので、クロック
φＲが立上がっても、接続点Ｎ２の電位は上昇せず、ト
ランジスタＱＡＰ、はオンしない。このように、アクテ
ィブプルアップ回路ＡＰｏはＨ”側のビット線のみを１
１１１１電位Ｖｃｃにプルアップする。
上記アクティブプルアップ動作が行なわれるとき、ビッ
ト線総数の半数がプリチャージ電位Ｖｐ、から電源電位
ＶＣＣへ電位変化するので、電源の消費ＩＩ流Ｉｃｅは
、第６図に示すように鋭いピークを呈する。さらに、ロ
ーアドレスストローブ信号ＲＡＳが立−ヒがって、アク
ティブ期間が終了すると、選択されていたワード線およ
びダミーワード線が立下がり、全ビット線がＶＦＲにプ
リチヤーンされる。このときに−ｂ、電源からの貸費電
流Ｉｃｅは第６図に示すにうにピークを呈する。
ト線総数の半数がプリチャージ電位Ｖｐ、から電源電位
ＶＣＣへ電位変化するので、電源の消費ＩＩ流Ｉｃｅは
、第６図に示すように鋭いピークを呈する。さらに、ロ
ーアドレスストローブ信号ＲＡＳが立−ヒがって、アク
ティブ期間が終了すると、選択されていたワード線およ
びダミーワード線が立下がり、全ビット線がＶＦＲにプ
リチヤーンされる。このときに−ｂ、電源からの貸費電
流Ｉｃｅは第６図に示すにうにピークを呈する。
上記アクティブプルアップ動作時およびビット線プリチ
ャージ時にお（〕る潤貸費電流ＣＣのピーク値はかなり
大きいものである。そのため、メモリシステムの電源の
容量に対する要求が厳しくなるという問題点があった。
ャージ時にお（〕る潤貸費電流ＣＣのピーク値はかなり
大きいものである。そのため、メモリシステムの電源の
容量に対する要求が厳しくなるという問題点があった。
従来、上記のようなピッＩ〜線プリチャージ時のピーク
消費電流を低減する方法として、たとえば“Ａ ６０
ｎｓ ２５６ＫｘＩ Ｂｉｔ ＤＲＡＭＬＪ ｓ
ｉｎｇ Ｌ Ｄ ＠Ｔ ｅａｈｎｏｌｏｇｙ ａｎ
ｄ Ｄ ｏｕｂｌｅ −Ｌｅｖｅｌ Ｍｅｔａｌ
Ｔｎｔｅｒｃｏｎｎｅｃｔｌｏｎ”、ＩＥＥＥＪ ｏ
ｕｒｎａｌ ｏｆ Ｓ ｏｌｉｄ −Ｓ Ｌａｔｅ
Ｃ１ｒｃｕｉｔｓ 。
消費電流を低減する方法として、たとえば“Ａ ６０
ｎｓ ２５６ＫｘＩ Ｂｉｔ ＤＲＡＭＬＪ ｓ
ｉｎｇ Ｌ Ｄ ＠Ｔ ｅａｈｎｏｌｏｇｙ ａｎ
ｄ Ｄ ｏｕｂｌｅ −Ｌｅｖｅｌ Ｍｅｔａｌ
Ｔｎｔｅｒｃｏｎｎｅｃｔｌｏｎ”、ＩＥＥＥＪ ｏ
ｕｒｎａｌ ｏｆ Ｓ ｏｌｉｄ −Ｓ Ｌａｔｅ
Ｃ１ｒｃｕｉｔｓ 。
ｖｏｌ、５ｃ−１９，Ｎｏ、５． ｐｐ、 ５８５ ０
ｃｔｏｂｅｒ１９８４に示されるごとく、メモリセルア
レイすなわち半導体記憶ｖｉ置を複数のフロックに分割
し、このブロックごとに時間差をもたせてビット線のプ
リチャージ動作を開始りる方法があった。
ｃｔｏｂｅｒ１９８４に示されるごとく、メモリセルア
レイすなわち半導体記憶ｖｉ置を複数のフロックに分割
し、このブロックごとに時間差をもたせてビット線のプ
リチャージ動作を開始りる方法があった。
Ｅ問題点を解決するための・１一段」
しかしながら、上記のＪ：うな文献に開示された方法で
は、ビット線のプリチャージ時におけるピーク消費電流
を低減できるが、アクティブプルアップ動作時における
ピーク消費電流の低減が図れないという問題点があった
。
は、ビット線のプリチャージ時におけるピーク消費電流
を低減できるが、アクティブプルアップ動作時における
ピーク消費電流の低減が図れないという問題点があった
。
ところで、アクティブプルアップ動作が完了する以前に
、アクティブサイクルが終Ｙすると、メモリセルにスト
アされた” Ｈ”レベルが低くなり、メモリの動作余裕
に大きな影響を与えることとなる。そのため、上記文献
のように各ブロックごとに時間差をもたせてピッｉ−線
のプリチャージ動作を開始するものにあっては、各ブロ
ックのプルアップ動作開始時（各ブロックとも同時に行
なわれる）からビット線のプリチャージ動作が最も早く
開始されるブロックのノンアクディプ期間開始時までの
間に十分なアクティブプルアップ動作期間をとる必要が
ある。しかし、このようにした場合、ビット線のプリチ
ャージ動作が遅く開始されるブロックにあっては、アク
ティブプルアップ動作開始からビット線のプリチャージ
動作開始までの間の時間が必要以上に長くなってしまい
、全体としてメモリのサイクルＩ４間を艮くりる結果と
ｆ、【す、好ましくない。
、アクティブサイクルが終Ｙすると、メモリセルにスト
アされた” Ｈ”レベルが低くなり、メモリの動作余裕
に大きな影響を与えることとなる。そのため、上記文献
のように各ブロックごとに時間差をもたせてピッｉ−線
のプリチャージ動作を開始するものにあっては、各ブロ
ックのプルアップ動作開始時（各ブロックとも同時に行
なわれる）からビット線のプリチャージ動作が最も早く
開始されるブロックのノンアクディプ期間開始時までの
間に十分なアクティブプルアップ動作期間をとる必要が
ある。しかし、このようにした場合、ビット線のプリチ
ャージ動作が遅く開始されるブロックにあっては、アク
ティブプルアップ動作開始からビット線のプリチャージ
動作開始までの間の時間が必要以上に長くなってしまい
、全体としてメモリのサイクルＩ４間を艮くりる結果と
ｆ、【す、好ましくない。
この発明は上記のＪ：う４１問題点を解）肖−りる丸め
になされたもので、メモリのリイクル時間を長くするこ
となく、アクディプｌルノ′ツブ１１．１およびヒツト
線プリチャージ０．Ｙに生じるじ−りｆｊ費？Ｉｆ流を
低減できるような半導体記憶装置を１に供でることを目
的とする。
になされたもので、メモリのリイクル時間を長くするこ
となく、アクディプｌルノ′ツブ１１．１およびヒツト
線プリチャージ０．Ｙに生じるじ−りｆｊ費？Ｉｆ流を
低減できるような半導体記憶装置を１に供でることを目
的とする。
［問題点を解決するための手段Ｉ
この発明に係る半導体記憶装置は、半導体記憶装置を複
数のブロックに分割し、各ブロックごとに時間差をもた
せたアクティブプルアップ動作およびビット線プリチャ
ージ動ｎを開始させるにうにしたものである。
数のブロックに分割し、各ブロックごとに時間差をもた
せたアクティブプルアップ動作およびビット線プリチャ
ージ動ｎを開始させるにうにしたものである。
［作用］
この発明におけるアクティブプルアップ回路順次駆動手
段は複数のブロックに分割された半導体記憶装置の各ブ
ロックに含まれるアクティブプルアップ回路を各ブロッ
クごとにそれぞれ所定の時間差を有して動作開始させ、
ノンアクティブ期間順次開始手段は各ブロックのノンア
クティブ期間を各ブロックごとにそれぞれ所定の時間差
を有して開始させることにより、アクティブプルアップ
動作時およびビット線プリチャージ時のピーク消費電力
を低減するとともに、各ブロックのアクティブプルアッ
プ動作開始からノンアクティブ期間開始までの期間に長
短ができるのを防止する。
段は複数のブロックに分割された半導体記憶装置の各ブ
ロックに含まれるアクティブプルアップ回路を各ブロッ
クごとにそれぞれ所定の時間差を有して動作開始させ、
ノンアクティブ期間順次開始手段は各ブロックのノンア
クティブ期間を各ブロックごとにそれぞれ所定の時間差
を有して開始させることにより、アクティブプルアップ
動作時およびビット線プリチャージ時のピーク消費電力
を低減するとともに、各ブロックのアクティブプルアッ
プ動作開始からノンアクティブ期間開始までの期間に長
短ができるのを防止する。
［実施例］
第１図はこの発明の一実施例を示す概略ブロック図であ
る。図において、この実施例では、従来１つであったメ
モリセルアレイがたとえば４つのブロックＭＡ１〜ＭＡ
４に分割される。なお、これら４つのブロックは、メモ
リ容量は１／４に減少するが、その他の構成は第５図の
従来装置と同一のものを備えている。アクティブプルア
ップ回路駆動系２は、これら４つのブロックＭＡ１．Ｍ
Ａ２．ＭＡ３．ＭＡ４に対して、それぞれ、アクティブ
プルアップ動作開始信号φｌｌ＋＋φ、２゜φ２．．φ
、４を供給する。これらアクティブプルアップ動作開始
信号φ、１〜φＩＩ４は、それぞれ、各ブロックＭΔ１
〜ＭΔ４内で、第５図の従来例のクロックφ、として各
ブロック内のアクティブプルアップ回路ＡＰｏに与えら
れる。したがって、各ブロックＭΔ１〜ＭΔ４は、クロ
ックφ、１〜φ、４に応答して、アクティブプルアップ
動作を開始する。また、プリチャージ回路駆動系３は、
４つのブロックＭ△１．ＭＡ２．ＭＡ３゜ＭＡ４に対し
て、それぞれ、ビット線プリチャ−７ジ動作開始信号φ
Ｐ１７．φ、Ｒ２，φ１６．。
る。図において、この実施例では、従来１つであったメ
モリセルアレイがたとえば４つのブロックＭＡ１〜ＭＡ
４に分割される。なお、これら４つのブロックは、メモ
リ容量は１／４に減少するが、その他の構成は第５図の
従来装置と同一のものを備えている。アクティブプルア
ップ回路駆動系２は、これら４つのブロックＭＡ１．Ｍ
Ａ２．ＭＡ３．ＭＡ４に対して、それぞれ、アクティブ
プルアップ動作開始信号φｌｌ＋＋φ、２゜φ２．．φ
、４を供給する。これらアクティブプルアップ動作開始
信号φ、１〜φＩＩ４は、それぞれ、各ブロックＭΔ１
〜ＭΔ４内で、第５図の従来例のクロックφ、として各
ブロック内のアクティブプルアップ回路ＡＰｏに与えら
れる。したがって、各ブロックＭΔ１〜ＭΔ４は、クロ
ックφ、１〜φ、４に応答して、アクティブプルアップ
動作を開始する。また、プリチャージ回路駆動系３は、
４つのブロックＭ△１．ＭＡ２．ＭＡ３゜ＭＡ４に対し
て、それぞれ、ビット線プリチャ−７ジ動作開始信号φ
Ｐ１７．φ、Ｒ２，φ１６．。
φＰ１４を供給する。これらビット線プリチャージ動作
開始信号φＰｉｌｌ〜φＰＲ４は、それぞれ、第５図の
従来例のプリチト−ジクロツクφＰ、として各ブロック
内のトランジスタＱＰ ＲＯ、ＱＰＩｌｌのゲートに与
えられる。したがって、各ブロックＭＡ１〜ＭＡ／１は
、ビット線プリチャージ動作開始信号φＰａｌ〜φＰＲ
４に応答して、ビット線のプリチャージ動作を開始り−
る。
開始信号φＰｉｌｌ〜φＰＲ４は、それぞれ、第５図の
従来例のプリチト−ジクロツクφＰ、として各ブロック
内のトランジスタＱＰ ＲＯ、ＱＰＩｌｌのゲートに与
えられる。したがって、各ブロックＭＡ１〜ＭＡ／１は
、ビット線プリチャージ動作開始信号φＰａｌ〜φＰＲ
４に応答して、ビット線のプリチャージ動作を開始り−
る。
第２図は第５図に示されるアクティブプルアップ回路駆
動系２およびプリチャージ回路駆動系３の詳細を示す回
路図である。図において、アクテイブプルアップ回路駆
動系２は、第５図の回路で用いられるクロックφ２と同
じクロックを発生するφ８発生回路４を備える。このφ
６発生回路４の出力は、アクティブプルアップ動作開始
信号φ父、としてブロックＭＡ１へ与えられるとともに
、プリチャージ回路駆動系３に与えられる。また、φ６
発生回路４の出力は、遅延回路１１．１２゜１３によっ
て順次遅延される。これら遅延回路１１．１２．１３の
遅延ＩＩ間は、Ｄ、の同じ値に設定されている。各遅延
回路１１．１２．１３の出力はプリチャージ回路駆動系
３に与えられるとともに、アクティブプルアップ動作開
始信号φＲ２＋φ２．、φ、４としてそれぞれブロック
ＭＡ２゜ＭＡ３．ＭＡ４に与えられる。
動系２およびプリチャージ回路駆動系３の詳細を示す回
路図である。図において、アクテイブプルアップ回路駆
動系２は、第５図の回路で用いられるクロックφ２と同
じクロックを発生するφ８発生回路４を備える。このφ
６発生回路４の出力は、アクティブプルアップ動作開始
信号φ父、としてブロックＭＡ１へ与えられるとともに
、プリチャージ回路駆動系３に与えられる。また、φ６
発生回路４の出力は、遅延回路１１．１２゜１３によっ
て順次遅延される。これら遅延回路１１．１２．１３の
遅延ＩＩ間は、Ｄ、の同じ値に設定されている。各遅延
回路１１．１２．１３の出力はプリチャージ回路駆動系
３に与えられるとともに、アクティブプルアップ動作開
始信号φＲ２＋φ２．、φ、４としてそれぞれブロック
ＭＡ２゜ＭＡ３．ＭＡ４に与えられる。
一方、プリチャージ回路駆動系３では、アクティブプル
アップ回路駆動系２から入力されるアクティブプルアッ
プ動作開始信号φ。４．φ、？。
アップ回路駆動系２から入力されるアクティブプルアッ
プ動作開始信号φ。４．φ、？。
φ３８．φＲ４を、それぞれ、遅延回路２１，２２．２
３．２４によって所定時間Ｄ２だけ遅延する。これら遅
延回路２１〜２４の遅延時間Ｄ２は、少なくともアクテ
ィブプルアップ回路ＡＰｏの動作完了に必要な時間以上
に設定される。遅延回路２１〜２４の各出力φＲ７−〜
φＲ４−は、それぞれ、トランジスタＱ ＋ ” Ｑ−
を介してラッチ回路り、〜Ｌ４に与えられる。これらラ
ッチ回路り、〜Ｌ４の出力はＡＮＤゲートＧ、〜Ｇ４の
それぞれの一方入力に与えられる。ここで、入力端子５
には、ローアドレスストローブ信号ＲＡＳが入力される
。このローアドレススト０−ブ信号ＲＡ百は、信号ＲＡ
Ｓ、としてＡＮＤゲートＧ、の他方入力に与えられると
ともに、近延回路３１，３２．３３によって所定時間Ｄ
＋ずつ順次遅延される。遅延回路３１．３２．３３の各
出力ＲＡＳ２ 。
３．２４によって所定時間Ｄ２だけ遅延する。これら遅
延回路２１〜２４の遅延時間Ｄ２は、少なくともアクテ
ィブプルアップ回路ＡＰｏの動作完了に必要な時間以上
に設定される。遅延回路２１〜２４の各出力φＲ７−〜
φＲ４−は、それぞれ、トランジスタＱ ＋ ” Ｑ−
を介してラッチ回路り、〜Ｌ４に与えられる。これらラ
ッチ回路り、〜Ｌ４の出力はＡＮＤゲートＧ、〜Ｇ４の
それぞれの一方入力に与えられる。ここで、入力端子５
には、ローアドレスストローブ信号ＲＡＳが入力される
。このローアドレススト０−ブ信号ＲＡ百は、信号ＲＡ
Ｓ、としてＡＮＤゲートＧ、の他方入力に与えられると
ともに、近延回路３１，３２．３３によって所定時間Ｄ
＋ずつ順次遅延される。遅延回路３１．３２．３３の各
出力ＲＡＳ２ 。
ＲＡＳ＠ 、ＲＡＳ４は、それぞれ、ＡＮＤゲートＧ２
、Ｇ−、Ｇ−の各他方入力（こ与＾られる。ＡＮＤゲ
ートＧ、〜Ｇ４の出力は、ぞれぞれ、インバータ４１〜
４４を介して１−ランジスタＱ、〜Ｑ４のゲートに与え
られる。また、ＡＮＤゲートＧ、〜Ｇ４の出力は、どツ
１−線ブリヂャージ動作開始信号φｐＨｌ〜φＰＲ４Ｌ
Ｊて、それぞれブロックＭ Ａ ＋〜ＭＡ、に与えられ
る。
、Ｇ−、Ｇ−の各他方入力（こ与＾られる。ＡＮＤゲ
ートＧ、〜Ｇ４の出力は、ぞれぞれ、インバータ４１〜
４４を介して１−ランジスタＱ、〜Ｑ４のゲートに与え
られる。また、ＡＮＤゲートＧ、〜Ｇ４の出力は、どツ
１−線ブリヂャージ動作開始信号φｐＨｌ〜φＰＲ４Ｌ
Ｊて、それぞれブロックＭ Ａ ＋〜ＭＡ、に与えられ
る。
第３図および第４図は上記実施例の動作を説明するため
のタイミングチャートである。なお、第３図はローアド
レスストローブ信号ＲＡＳの立上がりタイミングが早い
場合を示しており、第４図は逆に遅い場合を示している
。以下、これら第３図および第４図を参照して上記実施
例の動作を説明する。
のタイミングチャートである。なお、第３図はローアド
レスストローブ信号ＲＡＳの立上がりタイミングが早い
場合を示しており、第４図は逆に遅い場合を示している
。以下、これら第３図および第４図を参照して上記実施
例の動作を説明する。
上記第３図および第４図のいずれの場合にも、アクティ
ブプルアップ動作開始信号φ５４．φ。
ブプルアップ動作開始信号φ５４．φ。
２、φ１５．φに４は、それぞれ一定の遅延時間り、を
有して順次立上がる。これに応答して、各ブロックＭＡ
１〜ＭＡ４では、それぞれ所定の時間差り、を有してア
クティブプルアップ動作が開始される。これにより、ア
クティブプルアップ動作時における瞬時ビーク″Ｒ流が
軽減される。さらに、アクティブプルアップ動作開始信
号φｔ１〜φＲ４のそれぞれに応答して、一定の遅延時
間Ｄ２を経た後信号φ８．′〜φ、４ ′が立上がる。
有して順次立上がる。これに応答して、各ブロックＭＡ
１〜ＭＡ４では、それぞれ所定の時間差り、を有してア
クティブプルアップ動作が開始される。これにより、ア
クティブプルアップ動作時における瞬時ビーク″Ｒ流が
軽減される。さらに、アクティブプルアップ動作開始信
号φｔ１〜φＲ４のそれぞれに応答して、一定の遅延時
間Ｄ２を経た後信号φ８．′〜φ、４ ′が立上がる。
次に、第３図を参照して、ローアドレスストロ−プ信＠
ＲＡＳの立上がりターｔミングが早い場合の動作を説明
する。この場合、ビット線プリチャージ動作開始信号φ
Ｐ＋＋＋〜φＩ’Ｒ４の立上がりタイミングは、信号φ
３．−・〜φ、４−の立上がりタイミングにより決定さ
れる。この理由を以下に説明する。たとえば、ビット線
プリチャージ開始信号φＰｔ＋の回路系を代表して説明
すると、ローアドレスストローブ信号Ｉｔ Ａ Ｓは早
１１に立上がっているため、信号ＲＡＳ、も既にＩ−１
”レベルとなっている。ＡＮＤゲートＧ、の出力は当初
“Ｌ”レベルとなっているため、インバータ４１の出力
は“Ｈ″レベルなる。したがって、トランジスタＱ、は
オン状態となっている。この状態で、信号φ２．′が立
上がると、ラッチ回路Ｌ１が“Ｈ”レベルに反転され、
へＮＯゲー１” Ｇ ＋の両人力が“Ｈ″レベルなる。
ＲＡＳの立上がりターｔミングが早い場合の動作を説明
する。この場合、ビット線プリチャージ動作開始信号φ
Ｐ＋＋＋〜φＩ’Ｒ４の立上がりタイミングは、信号φ
３．−・〜φ、４−の立上がりタイミングにより決定さ
れる。この理由を以下に説明する。たとえば、ビット線
プリチャージ開始信号φＰｔ＋の回路系を代表して説明
すると、ローアドレスストローブ信号Ｉｔ Ａ Ｓは早
１１に立上がっているため、信号ＲＡＳ、も既にＩ−１
”レベルとなっている。ＡＮＤゲートＧ、の出力は当初
“Ｌ”レベルとなっているため、インバータ４１の出力
は“Ｈ″レベルなる。したがって、トランジスタＱ、は
オン状態となっている。この状態で、信号φ２．′が立
上がると、ラッチ回路Ｌ１が“Ｈ”レベルに反転され、
へＮＯゲー１” Ｇ ＋の両人力が“Ｈ″レベルなる。
したがって、ＡＮＤゲートＧ、の出力φＰ３．が’ ｌ
−１”レベルに立上がる。このように、ローアドレスス
トローブ信号ＲＡＳの立上がりタイミングは早い場合は
、ビット線プリチャージ開始信号φＰｓ＋＋の立上がり
タイミングが、信号φＲＩ＝の立上がりタイミングによ
り決定される。この信号φ、１−は、アクティブプルア
ップ動作開始信号φ３．の立上がりから所定遅延時間Ｄ
２の後に立上がる信号であるから、アクティブプルアッ
プ動作開始からヒ゛ット線プリチャージ動作開始までの
間には、Ｄ２の時間幅が確保される。この遅延時間Ｄ２
は、前述のように、少なくともアクティブプルアップ動
作完了に必要な時間以上に設定されているから、アクテ
ィブプルアップ動作開始からビット線プリチャージ動作
開始（すなわちノンアクティブ期間開始）までの間にア
クティブプルアップ動作完了に必要な時間が十分に確保
されることになる。したがって、メモリ動作に支障を与
えることがない。ピッｌ−線プリチャージ開始信号φＰ
、２．φＰＲ３＊φＰＲ４の各回路系についても、上記
φＰＲ＋の回路系と同様の動作が行なわれる。ここで、
ビット線プリチャージ動作開始信号φＰＲｊ〜φＰ。
−１”レベルに立上がる。このように、ローアドレスス
トローブ信号ＲＡＳの立上がりタイミングは早い場合は
、ビット線プリチャージ開始信号φＰｓ＋＋の立上がり
タイミングが、信号φＲＩ＝の立上がりタイミングによ
り決定される。この信号φ、１−は、アクティブプルア
ップ動作開始信号φ３．の立上がりから所定遅延時間Ｄ
２の後に立上がる信号であるから、アクティブプルアッ
プ動作開始からヒ゛ット線プリチャージ動作開始までの
間には、Ｄ２の時間幅が確保される。この遅延時間Ｄ２
は、前述のように、少なくともアクティブプルアップ動
作完了に必要な時間以上に設定されているから、アクテ
ィブプルアップ動作開始からビット線プリチャージ動作
開始（すなわちノンアクティブ期間開始）までの間にア
クティブプルアップ動作完了に必要な時間が十分に確保
されることになる。したがって、メモリ動作に支障を与
えることがない。ピッｌ−線プリチャージ開始信号φＰ
、２．φＰＲ３＊φＰＲ４の各回路系についても、上記
φＰＲ＋の回路系と同様の動作が行なわれる。ここで、
ビット線プリチャージ動作開始信号φＰＲｊ〜φＰ。
、は、一定の遅延時間り、を有して順次立上がる。
したがって、各ブロックＭ Ａ ＋〜Ｍ Ａ ４は、そ
れぞれ所定の時間差Ｄ１を＆ Ｌ、 ｔビット線ブリヂ
Ｖ−ジ動作が開始される。これにより、ピッ１−線プリ
チャージ時にお（）る瞬＋１＆ピーク電流がｅｌｌ減さ
れる。
れぞれ所定の時間差Ｄ１を＆ Ｌ、 ｔビット線ブリヂ
Ｖ−ジ動作が開始される。これにより、ピッ１−線プリ
チャージ時にお（）る瞬＋１＆ピーク電流がｅｌｌ減さ
れる。
次に、第４図を参照して、「］−アドレスストローブ信
号ＲＡＳの立上がりタイミングが遅い場合の動作を説明
する。この場合、ビット線プリチャージ動作開始信号φ
ＰＲＩ〜φ１・、４の立上がりタイミングは、ローアド
レスストローブ信号ＲＡＳから作成された４つの信４
＋＜Ａ Ｓ 、〜１（△Ｓ４の立上がりタイミングによ
り決定される。この理由を以下に説明する。第３図の場
合と同様に、ビット線プリチャージ動作聞始伯ＨφＰＲ
＋の回路系を代表して動作説明をぜ１なうど、イ８Ｈφ
６１−が立上がってラッヂ回路り、が″゛１１−ドルベ
ル転した時点では、信号τＡ Ｓ ＋はまだ立上がって
いない。したがって、信号φ３．−の立上がりによって
はビット線プリチャージ動作開始信号φＰ５．は立上が
らない。その後、ローアドレスストローブ信号ＲＡＳが
立上がって信号ＲＡＳＩが立上がると、ＡＮＤゲートＧ
、の両人力が“Ｈ”レベルになるため、ビット線プリチ
ャージ動作開始信号φＰＲＩが立上がる。このように、
ローアドレスストローブ信号ＲＡＳの立上がりタイミン
グが遅い場合は、ビット線プリチャージ動作開始信号φ
ＰＲＩの立上がりタイミングは信号ＲＡ Ｓ ＋の立上
がりタイミングにより決定される。この場合、アクティ
ブプルアップ動作開始信号φ１．の立」−かりタイミン
グからビット線プリチャージ動作開始信号φＰｉｌ＋の
立上がりタイミングまでの時間幅り、は、ローアドレス
ストローブ信号ＲＡＳの立上がりタイミングによって長
短を生じるが、少なくとも前記時間幅Ｄ２よりも長くな
っている。
号ＲＡＳの立上がりタイミングが遅い場合の動作を説明
する。この場合、ビット線プリチャージ動作開始信号φ
ＰＲＩ〜φ１・、４の立上がりタイミングは、ローアド
レスストローブ信号ＲＡＳから作成された４つの信４
＋＜Ａ Ｓ 、〜１（△Ｓ４の立上がりタイミングによ
り決定される。この理由を以下に説明する。第３図の場
合と同様に、ビット線プリチャージ動作聞始伯ＨφＰＲ
＋の回路系を代表して動作説明をぜ１なうど、イ８Ｈφ
６１−が立上がってラッヂ回路り、が″゛１１−ドルベ
ル転した時点では、信号τＡ Ｓ ＋はまだ立上がって
いない。したがって、信号φ３．−の立上がりによって
はビット線プリチャージ動作開始信号φＰ５．は立上が
らない。その後、ローアドレスストローブ信号ＲＡＳが
立上がって信号ＲＡＳＩが立上がると、ＡＮＤゲートＧ
、の両人力が“Ｈ”レベルになるため、ビット線プリチ
ャージ動作開始信号φＰＲＩが立上がる。このように、
ローアドレスストローブ信号ＲＡＳの立上がりタイミン
グが遅い場合は、ビット線プリチャージ動作開始信号φ
ＰＲＩの立上がりタイミングは信号ＲＡ Ｓ ＋の立上
がりタイミングにより決定される。この場合、アクティ
ブプルアップ動作開始信号φ１．の立」−かりタイミン
グからビット線プリチャージ動作開始信号φＰｉｌ＋の
立上がりタイミングまでの時間幅り、は、ローアドレス
ストローブ信号ＲＡＳの立上がりタイミングによって長
短を生じるが、少なくとも前記時間幅Ｄ２よりも長くな
っている。
したがって、第３図の場合と同様、アクティブプルアッ
プ動作開始からビット線プリチャージ動作開始までの間
の時間がアクティブプルアップ動作完了に十分な時間だ
け確保されることになる。なお、ビット線プリチャージ
動作開始信号φＰ、２゜φＰ１３．φＰＲ４の各回路系
についても、上記φＰｉｌ＋の回路系と同様の動作を行
なわれる。ここで、ビット線プリチャージ動作開始信号
φＰ。
プ動作開始からビット線プリチャージ動作開始までの間
の時間がアクティブプルアップ動作完了に十分な時間だ
け確保されることになる。なお、ビット線プリチャージ
動作開始信号φＰ、２゜φＰ１３．φＰＲ４の各回路系
についても、上記φＰｉｌ＋の回路系と同様の動作を行
なわれる。ここで、ビット線プリチャージ動作開始信号
φＰ。
、〜φＰＲ４は、それぞれ所定の遅延時間り、の時間差
を有して順次立上がる。したがって、第４図の場合も第
３図と同様に、ビット線プリチャージ動作開始時にお【
プる瞬時ピーク電流が軽減される。
を有して順次立上がる。したがって、第４図の場合も第
３図と同様に、ビット線プリチャージ動作開始時にお【
プる瞬時ピーク電流が軽減される。
以上説明した実施例によれば、以下に説明するような種
々の効果が奏される。
々の効果が奏される。
■ 各ブロックＭＡＩ〜ＭΔ４のアクティブプルアップ
動作おにびピッｌ−ｍプリチャージ動作がそれぞれ所定
の時間差を１１シて開始されるので、アクティブプルア
ップ動作時おにびピッ［−線プリチャージ時におけるピ
ーク消費電流の軽減を図ることができる。したがって、
メモリ電源の容量に対する要求が緩和される。また、ア
クティブプルアップ動作開始からピッｌ−ＩＩＱプリヂ
ャージ動作開始（ノンアクティブ期間開始）までの時間
幅を各ブロックについて最小限の一定時闇に均一化する
ことができるので、従来のにうにメモリのサイクル時間
が長くなることがない。
動作おにびピッｌ−ｍプリチャージ動作がそれぞれ所定
の時間差を１１シて開始されるので、アクティブプルア
ップ動作時おにびピッ［−線プリチャージ時におけるピ
ーク消費電流の軽減を図ることができる。したがって、
メモリ電源の容量に対する要求が緩和される。また、ア
クティブプルアップ動作開始からピッｌ−ＩＩＱプリヂ
ャージ動作開始（ノンアクティブ期間開始）までの時間
幅を各ブロックについて最小限の一定時闇に均一化する
ことができるので、従来のにうにメモリのサイクル時間
が長くなることがない。
■ 各ブロックにおけるアクティブプルアップ動作開始
からビット線プリチャージ動作開始までの時間幅を少な
くともアクティブプルアップ動作の完了に必要な時間だ
け確保しているので、メモリ動作に支障を来たすことが
ない。
からビット線プリチャージ動作開始までの時間幅を少な
くともアクティブプルアップ動作の完了に必要な時間だ
け確保しているので、メモリ動作に支障を来たすことが
ない。
■ ビット線プリチャージ動作開始信号φＰ。
、〜φＰＲ４の立上がりタイミングを、信号φに、−〜
φ６． および信号ＲＡ Ｓ ＋〜ＲＡＳ、のいずれか
遅い方の立上がりタイミングによって決定しているため
、ローアドレスストローブ信号厭人−百の立上がりタイ
ミングに変動が生じ−Ｃも、アクティブプルアップ動作
完了に十分な時間を常に確保することができ、またロー
アドレスストローブ信号ＲＡＳとメモリ動作との一致を
図ることができる。
φ６． および信号ＲＡ Ｓ ＋〜ＲＡＳ、のいずれか
遅い方の立上がりタイミングによって決定しているため
、ローアドレスストローブ信号厭人−百の立上がりタイ
ミングに変動が生じ−Ｃも、アクティブプルアップ動作
完了に十分な時間を常に確保することができ、またロー
アドレスストローブ信号ＲＡＳとメモリ動作との一致を
図ることができる。
なお、上記実施例では、半導体記憶装置を４つのブロッ
クに分割したが、この発明はこれに限定されるものでは
なく、分割数は複数であればよい。
クに分割したが、この発明はこれに限定されるものでは
なく、分割数は複数であればよい。
また、第５図ではアクディププルアップ回路の具体的な
回路構成の一例を示したが、この発明はアクティブプル
アップ動作を（ｊなう回路を備えているすべての半導体
記憶装置に適用づることができ、アクティブプルアップ
回路の種類は問わない。
回路構成の一例を示したが、この発明はアクティブプル
アップ動作を（ｊなう回路を備えているすべての半導体
記憶装置に適用づることができ、アクティブプルアップ
回路の種類は問わない。
たとえば、０ＭＯ８を用いてアクティブプルアップ回路
を構成することもできる。
を構成することもできる。
［発明の効果コ
以上のように、この発明によれば、半導体記憶装置を複
数のブロックに分割し、各ブロックのアクティブプルア
ップ動作およびビット線プリチャージ動作を所定の時間
差を有して順次的に開始するようにしたので、アクティ
ブプルアップ動作時およびピッ１〜線プリチヤージ時に
お番プる消費電流のピーク値を低減することかできる。
数のブロックに分割し、各ブロックのアクティブプルア
ップ動作およびビット線プリチャージ動作を所定の時間
差を有して順次的に開始するようにしたので、アクティ
ブプルアップ動作時およびピッ１〜線プリチヤージ時に
お番プる消費電流のピーク値を低減することかできる。
したがって、メモリ電源の容量に対する要求を緩和する
ことができる。また、各ブロックにおけるアクティブプ
ルアップ動作開始からビット線プリチャージ動作開始（
ノンアクティブ期間開始）までの時間幅を最適な時間幅
に一定化づることができ、従来装置のようにメモリのザ
イクル時間が長くなるという問題点を解消することがで
きる。
ことができる。また、各ブロックにおけるアクティブプ
ルアップ動作開始からビット線プリチャージ動作開始（
ノンアクティブ期間開始）までの時間幅を最適な時間幅
に一定化づることができ、従来装置のようにメモリのザ
イクル時間が長くなるという問題点を解消することがで
きる。
第１図はこの発明の一実施例の概略構成を示すブロック
図である。第２図は第１図に示すアクティブプルアップ
回路駆動系２およびプリチャージ回路駆動回路３の詳細
を示す回路図である。第３図および第４図は第１図およ
び第２図に示す実施例の動作を説明するためのタイミン
グチャートである。第５図は従来のダイナミック型ＲＡ
Ｍにお番ブるセンス系の周辺を示す回路図である。第６
図は第５図に示す従来例の動作を説明するためのタイミ
ングチャートである。 図において、ＢＬ、ＢＬはビット線、ｗＬはワード線、
ＷＬＤＭはダミーワード線、ＳＡｏはセンスアンプ、Ａ
ＰＯはアクティブプルアップ回路、ＭＡ１〜ＭＡ４はメ
モリセルアレイブロック、２はアクティブプルアップ回
路駆動系、３はプリチャージ回路駆動系、４はφ５発生
回路、１１〜１３．２１〜２４．３１〜３３は遅延回路
、ＬＩ〜Ｌ４はラッチ回路、４１〜４４はインバータ、
０１〜Ｇ４はＡＮＤゲートを示す。 ゆ１図 手続補正書く自発） ２９発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
三菱電機株式会社内 ５、補正の対象 明細書の発明の詳細な説明の欄および図面の第６図 ６、補正の内容 （１） 明細書第２４頁第４行および第５行を下記の文
章に訂正する。 記 たとえば、ＣＭＯ８回路系でＰチャネルＭＯ８ＦＥＴを
用いてアクティブプルアップ回路を構成することもでき
る。 （２） 図面の第６図を別紙添付の第６図のとおり訂正
する。 以上
図である。第２図は第１図に示すアクティブプルアップ
回路駆動系２およびプリチャージ回路駆動回路３の詳細
を示す回路図である。第３図および第４図は第１図およ
び第２図に示す実施例の動作を説明するためのタイミン
グチャートである。第５図は従来のダイナミック型ＲＡ
Ｍにお番ブるセンス系の周辺を示す回路図である。第６
図は第５図に示す従来例の動作を説明するためのタイミ
ングチャートである。 図において、ＢＬ、ＢＬはビット線、ｗＬはワード線、
ＷＬＤＭはダミーワード線、ＳＡｏはセンスアンプ、Ａ
ＰＯはアクティブプルアップ回路、ＭＡ１〜ＭＡ４はメ
モリセルアレイブロック、２はアクティブプルアップ回
路駆動系、３はプリチャージ回路駆動系、４はφ５発生
回路、１１〜１３．２１〜２４．３１〜３３は遅延回路
、ＬＩ〜Ｌ４はラッチ回路、４１〜４４はインバータ、
０１〜Ｇ４はＡＮＤゲートを示す。 ゆ１図 手続補正書く自発） ２９発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
三菱電機株式会社内 ５、補正の対象 明細書の発明の詳細な説明の欄および図面の第６図 ６、補正の内容 （１） 明細書第２４頁第４行および第５行を下記の文
章に訂正する。 記 たとえば、ＣＭＯ８回路系でＰチャネルＭＯ８ＦＥＴを
用いてアクティブプルアップ回路を構成することもでき
る。 （２） 図面の第６図を別紙添付の第６図のとおり訂正
する。 以上
Claims (3)
- （１）複数のメモリセルが接続された複数のビット線対
と、前記各ビット線対と交差して設けられ前記メモリセ
ルと接続される複数のワード線と、前記各ビット線対に
接続されこの電位を検知するセンスアンプと、前記セン
スアンプの動作後に各ビット線電位をプルアップするた
めのアクティブプルアップ回路とを備え、前記各ビット
線対を所定電位にプリチャージするノンアクティブ期間
と、前記メモリセルの選択、前記センスアンプおよびア
クティブプルアップ回路の動作が実行されるアクティブ
期間とを含む半導体記憶装置において、 前記半導体記憶装置は複数のブロックに分割され、 前記各ブロックに含まれる前記アクティブプルアップ回
路を各ブロックごとにそれぞれ所定の時間差を有して動
作開始させるアクティブプルアップ回路順次駆動手段と
、 前記各ブロックのノンアクティブ期間を各ブロックごと
にそれぞれ所定の時間差を有して開始させるノンアクテ
ィブ期間順次開始手段とを備えることを特徴とする、半
導体記憶装置。 - （２）前記ノンアクティブ期間順次開始手段は、前記各
ブロックにおける前記アクティブプルアップ回路の動作
開始から前記ノンアクティブ期間の開始までの時間幅が
必ず前記アクティブプルアップ回路の動作完了に必要な
時間を有するように前記各ブロックのノンアクティブ期
間の開始タイミングを制御することを特徴とする、特許
請求の範囲第１項記載の半導体記憶装置。 - （３）前記ノンアクティブ期間順次開始手段は、 前記アクティブプルアップ回路順次駆動手段から前記各
ブロックに与えられるアクティブプルアップ動作開始信
号を前記アクティブプルアップ回路の動作完了に十分な
時間だけ遅延させる複数の遅延手段と、 ローアドレスストローブ信号を入力する手段と、 前記ローアドレスストローブ信号を所定の時間差を有し
た並列の信号に変換する変換手段と、前記複数の遅延手
段の各出力と前記変換手段の各出力とのいずれか遅い方
に応答して前記ノンアクティブ期間の開始タイミングを
決定する開始タイミング決定手段とを含む、特許請求の
範囲第２項記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60275567A JPS62134895A (ja) | 1985-12-06 | 1985-12-06 | 半導体記憶装置 |
| US06/929,371 US4774691A (en) | 1985-11-13 | 1986-11-12 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60275567A JPS62134895A (ja) | 1985-12-06 | 1985-12-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62134895A true JPS62134895A (ja) | 1987-06-17 |
| JPH0522317B2 JPH0522317B2 (ja) | 1993-03-29 |
Family
ID=17557245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60275567A Granted JPS62134895A (ja) | 1985-11-13 | 1985-12-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62134895A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06111571A (ja) * | 1992-05-20 | 1994-04-22 | Samsung Electron Co Ltd | ビット線センシング制御回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029998A (ja) * | 1983-07-28 | 1985-02-15 | Nec Corp | ダイナミツクメモリ |
| JPS60242592A (ja) * | 1984-02-22 | 1985-12-02 | インテル・コ−ポレ−シヨン | 金属酸化膜半導体ダイナミック・ランダム アクセス・メモリ |
-
1985
- 1985-12-06 JP JP60275567A patent/JPS62134895A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029998A (ja) * | 1983-07-28 | 1985-02-15 | Nec Corp | ダイナミツクメモリ |
| JPS60242592A (ja) * | 1984-02-22 | 1985-12-02 | インテル・コ−ポレ−シヨン | 金属酸化膜半導体ダイナミック・ランダム アクセス・メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06111571A (ja) * | 1992-05-20 | 1994-04-22 | Samsung Electron Co Ltd | ビット線センシング制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0522317B2 (ja) | 1993-03-29 |
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