JPS62143267A - デイジタル化映像信号処理回路におけるビツト削減回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 炎乳光１ 本発明は、ディジタル化映像信号処理回路におけるビッ
ト削減回路に関するものである。

１且且逝 映像信号をＦＭ変調して記録された記録媒体、例えばビ
デオディスクを再生するビデオディスクプレーヤにおい
て、ディスクから読み取られたＦＭ変調された映像信号
（以後、ＦＭ映像信号と記す）の信号処理に関しては、
従来、アナログ的に行なうのが一般的であった。

しかしながら、回路のＩＣ（集積回路）化を考えた場合
、信号処理をアナログ的に行なうよりもディジタル的に
行なう方が極めて有利であり、また信号処理の過程にお
ける多機能化も容易に実現できることになる。

ところで、ディジタル的に信号処理を行なう場合、１詔
当りの量子化ビット数が少ない方が回路を設計する上で
有利となる。このため、映像信号の直流成分が大きく変
動する不安定な系を基準に設定されたビット数を、当該
直流成分が安定している系ではビット削減を行なうこと
により、それ以降の回路構成の簡略化を図ることができ
る。しかしながら、映像信号に対して一様にビット数を
削減した場合、信号レベルが小さい部分、例えばカラー
バースト信号部分では分解能が悪化し、カラーバースト
信号そのもののＳＮ比が悪化することになる。

１班豊且１ 本発明は、上述した点に鑑みなされたもので、信号レベ
ルが小さい部分でも分解能を悪化させることなくビット
削減を図れるディジタル化映像信号処理回路におけるビ
ット削減回路を提供することを目的どする。

本発明によるビット削減回路は、ディジタル化映像信号
の振幅が小なる期間は当該信号の上位ビットを削減し、
それ以外の期間では下位ビットを削減する構成となって
いる。

よ−ｔａ−割 以下、本発明の実施例を図に基づいて訂細に説明する。

第１図（Ａ）において、ビデオディスク等の記録媒体か
ら読み取られたＦＭＩＩ！ＩＩ！像信号は、入力端子１
を介してアナログＬＰＦ　（ローパスフィルタ）２を経
てＡ／Ｄ　（アナログ／ディジタル）変換器４に供給さ
れる。当該ＬＰＦ２はＡ／Ｄ変換における折り返しひず
みを除去するものであるが、ＦＭ映像信号中に含まれる
ωｓ／２（ωＳはＡ／Ｄ変換の際のサンプリング周波数
〉以上の成分が非常に少なければ、当該ＬＰＦ２を省い
てもよい。

Ａ／Ｄ変換器４から出力されるディジタル化ＦＭ映像信
号は、ディジタルＢＰＦ　（バンドパスフィルタ）６に
供給される。このディジタルＢＰＦ６は、ＦＭ音声信号
をも含むＡ／Ｄ変検変力出力映像信号の検波に必要な成
分のみを抽出して次段のＦＭ検波回路７に供給する。

ディジタルＢＰＦ６としては、例えば第２図に示すよう
に、１クロック分の遅延を行なう互いに直列接続された
遅延回路６０１〜６０ｎと、遅延回路６０＋の入力信号
及び遅延回路６０＋〜６０ｎの各出力信号に乗算係数ｋ
ｏ−ｋｎを乗する乗算器６１ｏ〜６１ｎと、各乗算出力
を加算する加算器６２と、この加算出力をラッチするラ
ッチ回路６３とからなるＦＩＲフィルタ（非巡回形ディ
ジタルフィルタ）を用いることができ、乗算器６１０〜
６１ｎの各乗算係数に□−ｋｎを適当に選定することに
よって所望の振幅特性と群遅延特性を得ることができる
。したがって、アナログＬＰＦ２によって群遅延ひずみ
が生じる場合、ディジタルＢＰＦ６の群遅延特性をアナ
ログＬＰＦ２の逆特性とすることにより、群遅延ひずみ
をなくした状態で、ＦＭ検波回路７にディジタル化ＦＭ
映像信号を供給することができる。また、アナログＬＰ
Ｆ２の群遅延ひずみが小さく無視できる場合あるいはア
ナログＬＰＦ２を削除した場合は、ディジタルＢＰＦ６
に位相直線型のフィルタを用いることにより、同様に群
遅延ひずみのない信号が＋ｆｆｉ　ｒ：　４／ＩＺ　　
竺Ｑ　ＦＭ　ｌ−ワＩ−％　丁：：　７ぐ”、　／ｙ　
Ｉｌ、　ＯＤ口Ｃの係数Ｋｏ−Ｋｎをｎを中心に対称（
Ｋｏ＝Ｋｎ。

Ｋ＋＝Ｋｎ−＋−・・・）とすれば、理想的な位相直線
フィルタとなる。

ＦＭ検波回路７は、例えば第１図（Ａ）に示すように、
ディジタル化ＦＭ映像信号をヒルベルト変換するヒルベ
ルト変換器７０と、ディジタル化ＦＭ映像信号をｎサン
プル期間だけ遅延さゼる遅延回路７１と、ヒルベルト変
換器７０及び遅延回路７１の各出力信号をそれぞれ２乗
して加算する２乗和回路７２と、遅延回路７１の出力信
号を１サンプル期間だけ遅延さぼる遅延回路７３と、遅
延回路７１．７３の各出力信号を掛算するマルチプライ
ヤ７４と、このマルチプライヤ７４の出力信号を２乗和
回路７２の出力信号で除する除算器７５とから構成され
ている。ヒルベルト変換器７０はトランスバーサルフィ
ルタ等で構成される。

また、遅延回路７１の遅延時間はヒルベル］・変換器７
０の遅延時間と対応している。かかる構成のＦＭ検波回
路７に関しては、本願出願人により特ｍ昭５９−２６２
４８１号にて掠掌されている−第１図（８）において、
ＦＭ検波回路７の検波出力が供給されるビデオＬ、　Ｐ
　Ｆ　１０では、当該検波出力から映像信号のベースバ
ンド成分のみが抽出される。ごデオＬＰ’Ｆ１０のカッ
トオフ周波数は、ＮＴＳＣ方式の場合例えば４．２Ｍ１
−ＩＺに設定される。第３図にはビデオＬ、　Ｐ　Ｆ　
１０の一例の構成が示されており、このビデオＬＰＦ１
０は、４Ｎｆｓｃ　（Ｎは２以上の整数）のクロック周
波数にて動作しＦＭ検波されたディジタル化映像信号に
含まれる搬送波成分を除去しベースバンド成分のみを抽
出する前段の位相直線非巡回形ディジタルフィルタ（Ｆ
ＩＲフィルタ）１００と、このＦＩＲフィルタ１００の
出力を４ｆｓｃのクロック周波数にダウンサンプリング
するダウンサンプリング回路１０１と、４ｆｓｃのクロ
ック周波数にて動作しディジタル化映像信号の位相特性
の補償を行なう後段の巡回形ディジタルフィルタ（ＩＩ
Ｒフィルタ）１０２とから構成されている。

第４図（Ａ）〜（Ｃ）には、第３図における各部（Ａ）
〜（Ｃ）のスペクトラムが示されている。

１Ｍ検波出力（Ａ）にはベースバンド映像信号の他にそ
の２次高調波成分も含まれており、ＦＩＲフィルタ１０
０を通過することによりその出力端にはベースバンド映
像信＠（Ｂ）のみが導出されることになる。このベース
バンド映像信号＜８）はダウンサンプリング回路１０１
で４Ｎｆｓｃのクロック周波数から４ｆｓｃのクロック
周波数にダウンサンプリングされる。ダウンサンプリン
グ後のスペクトラムは図（Ｂ）のものと同じである。

このように、サンプリング周波数を落すことにより、時
間的な余裕やハード■の縮小が可能となる。

なお、ＦＩＲフィルタ１００を通過することによりディ
ジタル化映像信号の帯域が約４．２ＭＨ２と狭くなるの
で、サンプリング周波数を落しても何ら支障はないので
ある。ベースバンド映像信号（Ｂ）はダウン勺ンプリン
グ後ＩＴＲフィルタ１０２で位相特性の補償が行なわれ
る。位相補償後のスペクトラム（Ｃ）も図（Ｂ）のもの
と同じである。

ビデオディスク等の場合、その再生信号の信号処理系が
従来アナログ的であったために、アナログで設計された
ビデオＬＰＦでは位相が回ってしまうことを前提として
、情報の記録時にビデオＬＰＦの位相ひずみを逆補償す
る形で逆方向にひずませて情報の記録が行なわれている
。従って、このような記録形態のビデオディスク等の再
生に際し、その再生信号をディジタル的に処理する場合
には、記録時の位相ひずみの逆補償弁を更に補償する必
要があり、この位相特性の補償がＩＩＲフィルタ１０２
で行なわれるのである。第５図には、１１Ｒフイルタ１
０２の位相特性が示されている。

第６図乃至第８図には、ＦＩＲフィルタ１００、ダウン
サンプリング回路１０１及びＩＩＲフィルタ１０２の具
体的構成の一例が示されている。まず第６図において、
ＦＩＲフィルタ１００は、１クロック分の遅延を行なう
互いに直列接続された遅延回路１０３＋〜１０３ｎと、
遅延回路１０３１の入力信号及び遅延回路１０３１〜１
０３ｎの各出力信号に乗算係数ｋｏ−ｋｎを乗する乗算
器１ｆ”Ｉ　Ａ　−−、１ハＡｎ　ｌ−１；ＬｎＥ、９
Ｍ中−ｈ　ｂ　ｈｎ　ｆｔｓ　＋　Ｘ　ｈｎ算器１０５
と、この加算出力をラッチするＤ型フリップフロップ等
からなるラッチ回路１０６とから構成され、遅延回路１
０３１〜１０３０及びラッチ回路１０６のクロック周波
数が４Ｎｆｓｃに設定されている。ダウンサンプリング
回路１０１は、第７図に示すように、Ｄ型フリップフロ
ップ等からなるラッチ回路１０７によって構成され、そ
のクロック周波数が４ｆｓｃに設定されている。

これにより、ラッチ回路１０７に入力されたデータはＮ
−１個おきに出力される。

また、ＩＩＲフィルタ１０２は、第８図に示すように、
入力信号に乗算係数ｋｏを乗する乗算器１０８ｏと、こ
の乗算出力を１つの加算入力とする加算器１０９と、こ
の加算出力をラッチするＤ型フリップ７０ツブ等からな
るラッチ回路１１０と、加算器１０９の加算出力を順次
１クロック分だけ遅延する互いに直列接続された遅延回
路１１１１〜１１１ｎと、これら遅延回路１１１１〜１
１１ｎの各出力に乗算係数に１〜ｋｎを乗する乗篇器１
０８１〜１０８ｎとから構成される装置回路１１０及び
遅延回路１１１１〜１１１ｎのクロック周波数が４ｆｓ
ｃに設定されている。この回路構成において、乗算器１
０８ｏ〜１０８ｎの各乗算係数ｋｏ−ｋｎを適当に設定
することにより、第５図に示す如き位相特性を得ること
ができる。

上述したビデオＬＰＦ１０においては、位相直線のＦＩ
Ｒフィルタ１００を前段に用いたことで、位相補償はす
べて後段のＩＩＲフィルタ１０２のみにて決定できると
共に、位相特性を変化さＵ゛ることなく振幅特性を調整
することができることになる。

なお、ダウンサンプリングをＩＩＲフィルタ１０２の前
で行なっているが、これは、ＩＩＲフィルタ１０２が１
クロック周期内で全演算を完了しなければならないこと
による。ダウンサンプリングをＩＩＲフィルタ１０２の
後で行なうには、上記理由によりパイプライン処理は不
可能であり、演算数を減らすか、高速の素子を使用しな
ければならないが、それにも限界がある。これに対し、
ダウンサンプリングをＩＩＲフィルタ１０２の前で行な
えば、当然、クロック周期が長くなり、それに伴い演痺
数を増やせば、よりｉＩ：確な特性が得られ、安定性も
増すのである。

上述した構成のビデオＬ、　Ｐ　Ｆ　１０においては、
前段のＦＩＲフィルタｉｏｏを４Ｎｆｓｃのクロックで
動作させ、その出力をダウンサンプリング回路１０１で
４ｆｓｃのクロックにダウンサンプリングするようにし
たが、第９図に示すように、ＦＩＲフィルタ１００′内
の演算回路以前でダウンサンプリングし、演算回路以降
を４１’ｓｃのクロックで動作させるように構成するこ
とも可能である。このとき、ダウンサンプリング回路１
０１は必要ない。

すなわち、第９図において、ＦＩＲフィルタ１００′は
、１クロック分の遅延を行なう互いに直列接続された遅
延回路１１２１〜１１２ｎと、入力信号及び遅延回路１
１２１〜１１２ｎの各出力信号をラッチするＤ型フリッ
プフロップからなるラッチ回路１１３０〜１１３ｎと、
これらラッチ回路１１３０〜１１３ｎの各ラップ出力に
乗算係数ｋｏ〜ｋｎを乗する乗算器１１４ｏ　〜１１４
ｎと、これら乗算出力を加算する加算器１１５と、この
加算出力をラッチするＤ型フリップフロップからなるラ
ッチ回路１１６とからなり、遅延回路１１２＋〜１１２
ｎの動作を４Ｎｆｓｃのクロックで行ない、次段のラッ
チ回路１１３０〜１１３ｎの動作を４ｆｓｃのクロック
で行ない、終段の演算回路（乗算器１１４０〜１１４ｎ
、加算器１１５及びラッチ回路１１６）の動作を４ｆｓ
ｃのクロックで行なう構成となっている。

かかる構成のＦＩＲフィルタ１００−では、演算が４ｆ
ｓｃのクロックで行なわれるため不要な演算は省かれ、
またクロック周期が長くなるため演算回数の増加が可能
であり、相対的に、先述した構成のＦＩＲフィルタ１０
０よりも回路規模の縮小化が図れることになる。

なお、第６図と第９図においてＦＩＲフィルタが位相直
線特性であるためには、ディジタルＢＰ口ＣＬ＋臼俤厘
新１／　−−、Ｉ／　ｎＩ−）　ｒｈ−”、１−４１　
丁Ｍ９ｒ（Ｋｏ　＝）（ｎ　、　Ｋ＋　＝に’ｎ−＋、
−−）でなければならない。

再び第１図（Ｂ）において、ビデオＬＰＦ１０を通過し
たディジタル化映像信号は、ディエンファシス回路１１
を通ってビット削減回路１５に供給される。このビット
削減回路１５は、ディエンファシス回路１１の出力で詔
長がｎ　ｏ　（ｂｉｔ／ｗｏｒｄ）のデータをｎ　１（
ｂｉｔ／ｗｏｒｄ）のデータに削減するためのものであ
り、乗算器１５０を介して供給されるｎ　ｏ　（ｂｉｔ
／ｗｏｒｄ）のデータの十位ビットを削減する上位ビッ
ト削減回路１５１と乗算器１５２を介して供給されるｎ
　Ｑ　（ｂｉｔ／Ｗｏｒｄ）のデータの下位ビットを削
減する下位ビット削減回路１５３どを含んでいる。乗算
器１５０．１５２の各乗算係数ａｂは、１≧ａ≧ｂなる
関係に設定されている。各ビット削減回路１５１．１５
３は同一数（例えば、１ビツト）のピッ１〜削減を行な
い、各々ｎ＋　（ｂｉｔ／ｗｏｒｄ）のデータとしてセ
レクタ１５４に供給する。

セレクタ１５４は、通常はｂ側にあって下位ビット削減
回路１５３から出力されるｎ　＋　（ｂｉｔ／ｗｏｒｄ
）のデータを選択し、後）ホするシステムコントローラ
１８から出力されるパーストゲート信号に応答してａ側
に切り苔わることにより上位ビット削減回路１５１から
出力されるｎ　Ｈ（ｂｉｔ／ｗｏｒｄ）のデータを選択
する。すなわち、第１７図に示すカラーテレビ信号（Ａ
）において、カラーバースト信号の振幅が小さいことに
鑑み、パーストゲート信号（Ｂ）に応答してセレクタ１
５４がａ側に切り替わることにより、カラーバースト信
号に関しては上位ビットを削減し、これによりビット削
減を行なった場合におけるカラーバースト信号の分解能
の向上を図っているのである。

更に詳Ｊするならば、ディエンファシス回路１１を経た
語長がｎ　ｏ　（ｂｉｔ／ｗｏｒｄ）のＦＭ検波出力信
号が第１９図＜Ａ）に示すように表わされるとすると、
当該信号の分解能Ｓ１は、信号のダイナミックレンジＤ
をビット数で決まるステップ数で割ったものとして表わ
されるので、Ｓ＋＝Ｄ／１０２４である。これは信号全
体の分解能であるから、カラーバースト信号も同等の分
解能を持つことになる。

ここで、この信号の下位１ビツトをビット削減回路１５
にて削減すると、第１９図（Ｂ）に示すようにステップ
数が５１２となり、分解能が悪化することになる。すな
わら、下位ビット削減回路１５３を経た信号の分解能を
８２とすると、５２＝Ｄ１５１２となる。このとき、カ
ラーバースト信号部分のみ上位１ビツトを削減すると、
カラーバースト信号部分の分解能Ｓ３は変わらず、信号
全体の波形は第１９図（Ｃ）に示すようになる。

すなわち、Ｓ＋　＝８３　＝Ｄ／１０２４．８２　＝Ｄ
１５１２となり、カラーバースト信号部分の分解能を悪
化ざゼることなくビット削減が可能となる。

換言すれば、ビット削減を行なった場合におけるカラー
バースト信号部分の分解能を向上できることになるので
ある。

次に、ビット削減回路１５で２ビツト削減を行なう場合
を考えるに、第１９図（Ａ）に示す信号の下位２ビツト
を削減し、カラーバースト信号部分をそのまま（上位２
ビツト削減）にすると、全体の波形は第２０図（Ａ）に
示すようになる。この場合、伝送すべき信号振幅はＯレ
ベルカ＼ら２５５レベルまでであるため、カラーバース
ト信号に関してはこのレベルからはみ出してしまうこと
になる。そこで、第１８図に示すように、乗算器１５０
の後段に加ｎ器１５５を設けてカラーバースト信号部分
にオフセットを付与し、当該信号レベルを６４ステップ
分だけシフトアップすることにより、第２０図（Ｂ）に
示すようにカラーバースト信号を上記レベル内に収める
ことができる。その結果、Ｓｚ　＝８３＝Ｄ／１０２４
．８２　＝Ｄ／２５６となり、カラーバースト信号部分
の分解能能となる。

このように、カラーバースト信号に関しては上位ビット
を削減し、伯の部分では下位ビットを削減することによ
り、カラーバースト信号の分解能を悪化させずにビット
削減を行なうことができるので、カラーバスト信号その
もののＳＮ比が悪化、−＋？−１ｊｊ＋梢社ｒ＃す小ル
ｔに昌　トリア　１ｍ　ｌ１ｆｌ　？”行なわれるカラ
ーバースト信号に基づく位相検出をより正確に行なうこ
とができることになる。

なお、上記構成においては、カラーバースト信号に関し
てのみ上位ビットを削減するとしたが、水平同期信号に
関しても上位ビットを削減するように構成することが可
能である。すなわち、第２１図に示すように、乗算器１
５０の出力信号に対して互いに異なるオフセットを付与
する加算器１５５８．１５５ｋ）と、これら加算器でオ
フセットが付与された信号の上位ビットを削減する上位
ビット削減回路１５１ａ、１５１ｂとを設け、セレクタ
１５４では上位ビット削減回路１５１ａ、１５１ｂ及び
下位ビット削減回路１５３の各出力のいずれか１つを選
択するように構成する。そして、システムコントローラ
１８から出力されるセレクト信号に基づいてセレクタ１
５４を、第２２図（Ａ）に示すカラーテレビ信号に対し
て第２２図（Ｂ）に示すように切替え制御する。

ここで、第１９図（Ａ）に示す信号の下位１ビットＧ−
真１１υす乙と一笛１ｑ団ｔρ）じおいＴ屯ｒ１したよ
うにステップ数が５１２となり、分解能が悪化すること
になる。このとき、水平同期信号に対しては１２８．ス
テップ分だけオフセットを付与し、しかる後各々の上位
１ビツトを削減すると、水平同期信号及びカラーバース
ト信号の分解能はビット削減前と変らず、信号全体の波
形は第２３図（Ａ）に示すようになる。また、第１９図
（Ａ）に示す信号の下位２ビツトを削減する場合も同様
に、信号振幅のレンジをオーバーしないように、水平同
期信号に関しては１９８ステップ分だけ、カラーバース
ト信号に関しては６４ステップ分だけそれぞれオフセッ
トを角与し、しかる後各々の上位１ビツトを削減するこ
とにより、水平同期信号及びカラーバースト信号の分解
能を変えずにビットを更に削減でき、第２３図（Ｂ）に
示すような波形として伝送できることになる。これによ
り、カラーバースト信号のみならず、水平同期信号につ
いてもＳＮ比の劣化がなく、以降の回路における同期検
出をより正確に行なうことができることになる。

ビット削減回路１５でｎ　ｏ　（ｂｉｔ／ｗｏｒｄ）（
７）　チー　’１からｎ　＋　（ｂｉｔ／ｗｏｒｄ）の
データにビット削減されたデータはペテスタル検出回路
１３及び信号分離回路１４に供給される。このような処
理を行なった場合、標準ＮＴＳＣの信号波形とは違った
ものとなるため、後述するバッファメモリ３９の後段に
て下位ビット削減回路４８を通してカラーバースト部分
だけ下位ビットを削減し、標準ＮＴＳＣ波形に戻すよう
にしている。

ディジタル的に信号処理を行なう場合、１語当りの量子
化ビット数ｎ　（ｂｉｔ／ｗｏｒｄ）が少ない方が回路
を設計する上で有利なことは明らかである。しかしなが
ら、ＦＭ検波出力を考えた場合、ディスクプレーヤの定
常状態では、出力レベルは一定であるが、スピンドルモ
ータ２４の回転の立上がり、ＣＬＶ　（線速度一定）デ
ィスク再生時のサーチやスキャン等の非定常状態では、
映像信号の直流成分が大きく変化する。非定常状態にお
いて同期信号が検出不能となると、スピンドルモーボ回
路２３においてロックできず、またクロック発生回路２
１においても同期不能となり、永久に定常状態になり得
ないので、非定常状態でも同期信号を検出できるように
する必要がある。そのためには、非定常状態を基準にし
てビット数ｎを設定しなければならない。

そこで、少なくとも信号分離回路１４の入力、即ちディ
エンファシス回路１１の出力までのビット数ｎを、非定
常状態を基準にしてペデスタルレベルが大幅に変化して
も十分なようにダイナミックレンジの広いビット数ｎ　
１（ｂｉｔ／ｗｏｒｄ）に設定する。これにより、定常
状態のみならず非定常状態であっても、ディエンファシ
ス回路１１を経たＦＭ検波出力から信号分離回路１４で
同期信号を確実に検出できることになる。

ペデスタルレベル検出回路１３は、ペデスタルレベルＶ
ｐｏを検出し基準電圧ＶＲＦからベデスタルレベ）Ｌｔ
Ｖｐｏを減シタ出力（ＶＲＦ−ＶＰ　ｏ　）を発生し、
加算器１２にてディジタル化映像信号に加算してペデス
タルレベルの変動分をキャンセにペデスタルクランプす
る。ペデスタルクランプされたｎ　＋　（ｂｉｔ／ｗｏ
ｒｄ）のデータは加算器１２の出力においてｎ　２　（
ｂｉｔ／ｗｏｒｄ）のデータにビット削減される（ｎ２
　＜ｒｌｌ　）。ｎ２は定常状態での映像信号に対して
必要なダイナミックレンジと分解能によって決定される
。このビット削減により、加算器２以降の回路設計が容
易となる。また、ペデスタルクランプを行なうことによ
り、定常状態のみならず非定常状態においても、ディジ
タル化映像信号の信号レベルがｎ　２（ｂｉｔ／ｗｏｒ
ｄ）のグイプミックレンジ内に入ることになるので、Ｃ
ＬＶのスキャン時等の非定常状態でも、画像を見ること
ができることになる。

なお、上記構成においては、ディジタル的を号処理系を
構成する各回路のダイナミックレンジに関し、信号分離
回路１４の入力までをｎ＋　（ｂｉｔ／ｗｏｒｄ）のダ
イナミックレンジとし、映像処理に関しては、ディジタ
ル的にペデスタルクランプした後、ｎ　２　（ｂｉｔ／
ｗｏｒｄ）にビット削減してダイナミックレ％、Ｍ　＋
−ｍ　／−ｊ−Ｉ　＋−２１−１＋−Ａｅ　　竺１＾ｔ
ｐ　ｔ＝　−；、　＃トうに、ディジタルＦＭ検波回路
７の出力を映像処理系と信号分離系の２系統に分離し、
台系のビット数ｎを異ならしめることも可能である。

すなわち、第１０図において、信号分離系のビット数ｎ
は、非定常状態でペデスタルレベルが大幅に変化しても
十分なようにダイナミックレンジの広いビット数ｎ　＋
　（ｂｉｔ／ｗｏｒｄ）に設定される。このｎ　＋　（
ｂｉｔ／ｗｏｒｄ）のデータはＬＰＦｌ　６を介して信
号分離回路１４に供給される。Ｌ、ＰＦ１６はその出力
から同期信号が検出可能となる程度の特性を持つフィル
タであれば良く、よって簡略化されたフィルタ係数を使
用することにより簡単な構成となる。他方、映像処理系
に関しては、ｎｌより小なるビット数ｎ　２　（ｂｉｔ
／ｗｏｒｄ）のダイナミックレンジに設定される。ｎ２
は定常状態での映像信号に対して必要なダイナミックレ
ンジと分解能によって決定される。

このように、ディジタルＦＭ検波出力をｎｌ。

ｎ　ｚ　（ｂｉｔ／ｗｏｒｄ）の２系統に分離すること
により、ビデオＬＰＦ１０以降の回路を定常状態の場合
のみを考慮するだけで設へ１できることになるので、回
路構成の簡略化が図れ、またスピンドル上−り２４の立
上がり等の非定常状態でｂ同期信号を確実に検出できる
ことになる。

なお、かかる回路構成においては、非定常状態ではペデ
スタルレベルの変化により画（３）を見れない場合が生
ずるが、これは定常状態時のみ画作が見れ、又非定常状
態で確実に同明信号を検出できれば良いという考えに基
づくｂのである。但し、ＣＬＶスキャンでは、クロック
発生回路２１においである程度同期が取れているので、
ペデスタル・レベルの変化が小さいときが多く、このと
きは画像も見ることができる。

第１１図は、ペデスタルレベル検出回路１３の構成の一
例を示すブロック図である。本図において、ＬＰＦＩ　
１７でカラーバーストが除去されたディジタル化映像信
号（ａ）はペデスタルサンプリング回路１１８及び同期
分離回路１１９にそれぞれ供給される。同期分離回路１
１９では、ディジタル化映像信号（ａ）に含まれる同期
信号（ｂ）が分離抽出され、当該同期信号（ｂ）は立上
がり検出回路１２１及び立下がり検出回路１２０にそれ
ぞれ供給される。立下がり検出回路１２０はタイミング
信号発生回路１２２から出力される第１のゲート信＠（
Ｃ）の発生期間に同期信号（ｂ）の立下がりを、立上が
り検出回路１２１は第２のグー１〜信号（ｄ）の発生期
間に同期信号（ｂ）の立上がりをそれぞれ検出する。

タイミング信号発生回路１２２は、後述するドロップア
ウト検出回路１７（第１図（Ａ）参照）からのドロップ
アウト検出信ｇ（Ｑ）の非発生期間においてクロック信
号に基づいて第１のゲート信号（Ｃ）を発生し、更に立
下がり検出回路１２０による立下がり検出タイミングを
基準にして、一定時間後のドロップアウト検出信＠（ｑ
）の非発生期間に第２のゲート信号（ｄ）を発生する。

サンプル期間信号発生回路１２３では、立上がり検出回
路１２１の検出出力に応答して一定期間のサンプル期間
信号（ｅ）が発生され、パルス発生パルス発生制御回路
１２４は、例えば、サンプル期間信号発生回路１２３か
らのリンプル期間信号（ｅ）及びドロップアウト検出信
５％（Ｑ）を入力とする３人力ＡＮＤゲート１２５と、
立上がり検出回路１２１の検出出力をセット（Ｓ）入力
、ＡＮＤゲート１２５の出力をリセット（Ｒ）入力、ク
ロック信号をクロック（ＣＫ）入力としかつそのＱ出力
をＡＮＤゲート１２５の一人力とするＳＲフリップフロ
ップ１２６とからなり、ＡＮＤゲート１２５の出力パル
スをサンプリングパルス（ｆ）としてペデスタルサンプ
リング回路１１８に供給する。ペデスタルサンプリング
回路１１８はＤ型フリップフロップ等からなり、サンプ
リングパルス（ｆ）に応答してディジタル化映像信号の
ペデスタルレベルＶｐｏをラッチする。サンプリングさ
れたペデスタルレベルＶｐｏは、演算回路１２７で基準
レベルＶＲＦから減算されかつ複数のト１の間で平均化
され、（ＶＲＦ−ＶＰ　ｏ　）レベルの検出出力となる
。

＃ｒ　１　／’ｌ　　丘７１−　　ｒ−１リ１１１　Ｅ
’；＋　　ｎ）量　リ　／ｎ　　ｔｈ　　ｔｈ　　髪Ｉ
　ｎ６　　ムτ、；−青れており１図（ａ）〜（ｇ＞は
第１１図の各部（ａ）〜（ＣＪ）の波形をそれぞれ対応
して示している。

第１１図の構成のペデスタルレベル検出回路１３におい
ては、第１のゲート信号（Ｃ）で同期信号（ｂ）に含ま
れる水平同期信号の立下がりを検出し、この立下がりを
１として水平同期信号幅相当の時間後に第２のゲート信
号（ｄ）を発生して水平同期信号（ｂ）の立上がりを検
出し、この立上がりを基準にしてサンプル期間信号（ｅ
）を発生するので、確実に水平同期信号をとらえ、水平
ブランキング期間のバックポーチにてペデスタルレベル
をサンプリングできることになる。また、ディジタル化
映像信Ｑ（ａ）はＬＰＰｌ　１７でカラーバーストが除
去されているため、カラーバーストがあった部分を含ん
で広い期間のサンプル期間信号（ｅ）を発生することが
できる。

サンプリングパルス（ｆ＞は、サンプリング期間信号（
ｅ）の発生期間でかつドロップアウト検出信号（ｇ）の
非発生期間において発生され、クロック信号の１クロッ
ク分に相当するパルス幅を有している。従って、サンプ
ル期間より短いドロップアウトがあれば、第１２図（ｆ
）に二点鎖線で示す如く、ドロップアウトの影響なしに
確実に１ト１に１クロック分のサンプリングを行なうこ
とができる。また、第１．第２のゲート信号（Ｃ）。

（ｄ）はドロップアウトが発生した部分を除いて発生さ
れるので、ドロップアウトによって偽の水平同期信号が
発生しても、この水平同期信号を基準として誤ってサン
プル期間信号を発生することもないのである。

ペデスタルレベル検出回路１３の出力（ＶＲＦ−Ｖｐｏ
）を、第１図（Ｂ）に、ｔｊける加紳器１２にて映像信
号に加算することにより、ペデスタルクランプが行なわ
れる。また、ペデスタルレベルＶｐｏは第１図（Ｂ）に
おける信号分離回路１４にも供給され、当該回路１４に
おいては、ペデスタルレベルＶｐｏを基準レベルとして
同期信号や制御信号の分離が行なわれる。

なお、上記構成において、入力部分のＬＰＦ１１７は省
略可能であるが、省略した場合には、カラーバースト部
分以外の期間でリンブリング期間信号を発生させる必要
がある。また、パルス発生制御回路１２４の構成は、上
述した回路構成に限定されるものではなく、例えばマイ
クロプロセッサを用いるなど、種々考えられる。また、
Ｌ　Ｐ　Ｆ１１７と同期分離回路１１９は、後述の第２
１図におけるり、　Ｐ　Ｆ　１４５・ａと信号検出回路
１４５Ｃでそれぞれ置換可能であり、これらの回路を共
通に使用してもよい。

第１３図には、第１１図における立下がり検出回路１２
０１立上がり検出回路１２１、タイミング信号発生回路
１２２及びサンプル期間信号発生回路１２３の具体的な
回路構成の一例が示されている。本図において、立下が
り検出回路１２０は、同期信号（ｂ）をデータ（Ｄ）入
力としかつクロック信号をクロック入力とするＤ型フリ
ップフロップ１２８と、同期信号（ｂ）を入力とするイ
ンバータ１２９Ａと、フリップフロップ１２８のＱ山−
１−、ｈ　　ノさ１．ｌ−ＰＥ口六μ・開帥１００本口
〕小竺１のゲート信号（Ｃ）及びインバータ１２９Ａか
らの出力を３人力とする３人力ＮＡＮＤゲート１２９Ｂ
とから構成され、フリップフロップ１２８のＱ出力は同
期信号（ｂ　）が１クロツク遅延されたものとなり、Ｎ
ＡＮＤゲート１２９Ｂでは、第１のゲート信号（Ｃ）が
高レベルの期間中に同期信号（ｂ）の立下がり、すなわ
ち水平同期信号の立下りがあると、立下がりの瞬間に３
人力が全て高レベルとなり、低レベルの検出出力が発生
されるのである。

タイミング信号発生回路１２２は、立下がり検出回路１
２０の検出出力をロード（Ｌ）入力としかつクロック信
号をクロック入力とする１Ｈカウンタ１３０と、このカ
ウンタ１３０の出力をデコードして所定の期間に第１．
第２のグー１−信号（ｃ）、（ｄ）を発生するゲート回
路１３１とから構成されている。１Ｈカウンタ１３０は
水平同期信号の立下がりに同期してＩＨ期間クロックを
カウントするものであり、映像信号がＮＴＳＣの１（ｉ
会は々口”／々ｈ＜　１　Ａ　　５　Ｍ　ｌ−１７＝　
ｌ　ｆ　ｃ、　ｒ：　＝、　Ｑ１０ｆ１（（ｆＨは水平
走査周波数〉となり、９１０進行カウンタとなる。また
、ドロップアウトが発生している期間はゲート信Ｑ（Ｃ
）、（ｄ）を発生させない。

なお、図中には示していないが、１Ｈカウンタ１３０の
ロードが何回か連続して行なわれない場合には、強制的
に第１のゲート信号（Ｃ）を高レベルにして水平同期信
号立ち上がりを検出するようにする。これは、等化パル
スによって１／２Ｈずれた状態で１Ｆ１カウンタ１３０
がロードされることにより、以後水平同期信号によるロ
ードが行なわれなくなり、ペデスタルレベルの検出が不
可能になることを防ぐためである。

立上がり検出回路１２１は、タイミング信号発生回路１
２２からの第２のゲート信号（ｄ）をデータ（Ｄ）入力
としかつ同期信号（ｂ）をクロック入力とするＤ型フリ
ップフロップ１３２からなり、第２のゲート信号（ｄ）
が高レベルの期間中に信号（ｂ）の立上がり、すなわち
水平同期信号の立上がりがあると、Ｑ出力端から高レベ
ルの検出出力を発生する。サンプル明間信号光牛回路１
２３は、立上がり検出回路１２１の検出出力をロード（
Ｌ）入力かつイネーブル（ＥＮ）入力とづる７ビツトカ
ウンタ１３３からなり、水重量＋１１１信号の立上がり
の直前までは′″９０″がロードされ、水平同期信号の
立上がりでカウントを開始し、″“９６″〜゛１２７　
”の期間をリンプル期間としてサンプル期間信号（ｅ）
を出力する。カラン１〜が’１２７”を越えて“Ｏ１１
になると、Ｄ型フリップフロップ１３２をクリアしロー
ド入力とイネーブル入力を低レベルにして再びロード状
態に戻って停止する。

なお、立下がり検出回路１２０とタイミング信号発生回
路１２２は、後述の第２８図における１−４■分離回路
１４５ｄと第３８図のシステムコントローラ１８のタイ
ミング信号発生部の一部であるとしてもよく、ＨＶ分離
回路１４５ｄにおける水平同期信号の立下がり検出と第
３８図におけるＤ型フリップフロップ１８０とインバー
タ１８１ＡとＮＡＮＤゲー１〜１８１Ｂを立下がり検出
回路１２０で置換し、１Ｈカウンタ１３０とグー１〜回
路１３１を第３８図の１Ｈカウンタ１８３とゲート回路
１８２Ａとでそれぞれ共通化してもよい。

第１４図は、ペデスタルレベル検出回路１３の他の構成
を示すブロック図であり、図中第１１図と同等部分は同
一符号により示されている。本図において、ＬＰＦｌ　
１７を経たディジタル化映像信号（ａ）から同期分離回
路１１９で分離抽出された同期信＠（ｂ）は立下がり検
出回路１３４に供給される。立下がり検出回路１３４は
タイミング信号発生回路１３５から出力されるゲート信
号（Ｃ）の発生期間に同期信号（ｂ）の立下がりを検出
し、検出出力をタイミング信号発生回路１３５に供給す
る。

タイミング信号発生回路１３５は、ドロツブアラ］・検
出信号（ｆ）の非発生期間においてクロック信号に基づ
いてゲート信号（Ｃ）を発生し、更に立下がり検出回路
１３４により立下がり検出タイミングを基準にして１Ｈ
後の水平同期信号のフ「１　ＳＩ　＋、　→’、　　−
：ｆ　Ｉ−５）ＩＸ　−ｒ　Ｈ１／　　−ｔ　Ｉｆ、　
　廿日　β目　ノ目　”１　　／Ａｓ　　　ん発外し、
パルス発生制御回路１３６に供給する。

パルス発生制御回路１３６は、例えば、タイミング信号
発生回路１３５からのサンプル期間信号（ｄ）及びドロ
ップアウト検出信号（ｆ）を入力とする３人力ＡＮＤゲ
ーｈ　１３７と、タイミング発生回路１３５からのセッ
ト信号をセット（Ｓ）入力、ＡＮＤゲート１３７の出力
をリセット（Ｒ）入力、クロック信号をクロック（ＧＫ
）入力としかつそのＱ出力をＡＮＤゲート１３７の一人
力とするＳＲフリップフロップ１３８とからなり、ＡＮ
Ｄゲート１３７の出力パルスをサンプリングパルス（ｅ
）としてペデスタルザンプリング回路１１８に供給する
。以降の動作は第１１図のそれと同じである。

第１５図には第１４図の回路の動作波形が示されており
、図（ａ）〜（ｆ）は第１４図の各部（ａ）〜（ｆ）の
波形をそれぞれ対応して示している。

第１４図の構成のペデスタルレベル検出回路１３におい
ては−ゲートイ月Ｍ　（Ｃ）で水平同１Ｉ１１信唇の立
下がりを検出し、この立上がりを基準としてセット信号
を発生してＡＮＤゲート１３７を問いた後、１ｈＮＵの
フロントポーヂに対応してリンプル期間信号（ｄ）を発
生するので、垂直ブランキング期間でちペデスタルレベ
ルの検出が可能となる。また、ペデスタルレベルをサン
プリングした後、ゲート信号（Ｃ）の発生中に水平同期
信号の立下りを検出できなかった場合は、立下がり検出
回路１３４からペデスタルイネーブル信号を発生するこ
とにより、サンプリングされたペデスタルレベルが無効
であることを次段の回路に知らせたり、前に検出された
ペデスタルレベルを保持させることができる。例えば、
ペデスタルイネーブル信号を演口回路１２７に入力する
ことにより、当該回路１２７が以前に出力した（ＶＲＦ
−ＶＰ　Ｄ　）を引き続き出力するようにさせる。

ゲート信号（Ｃ）及びリンプル期間信号（ｄ）はドロッ
プアウトが発生した部分を除いて発生し、またパルス発
生制御回路１３６では、１クロック分だりサンプリング
パルス（ｅ）が発生するので、ドロップアラ１〜によっ
て誤ってサンプル期間信号１）を発生することがなく、
４ｊンプル期間中のドロップアウトの良さがＶンプル期
間を越えなければ、第１５図（ｅ）に二点鎖線で示す如
く、ドロップアラ１〜の影響なしに確実に１Ｈに１クロ
ック分のサンプリングを行なうことができる。

なお、転用例については、第１１図の構成の場合と同様
の態様が考えられる。

第１６図には、第１４図における立下がり検出回路１３
４及びタイミング信号発生回路１３５の具体的な回路構
成の一例が示されている。本図において、立下がり検出
回路１３４は、同期信号（ｂ）を反転クロック入力、ゲ
ート信号（Ｃ）をＪ入力とするＪＫフリップフロップ１
３９からなり、グー１〜信号（Ｃ）が高レベルの期間中
に同期信号（ｂ）の立下がりすなわち水平同期信号の立
下がりがあると、Ｑ出力が高レベルとなり、以後、リセ
ット信号が低レベルに遷移するまでＱ出力を高レベルに
保持する。リセット信号が低レベルになると、Ｑ出力も
低レベルになる。

タイミング信号発生回路１３５は、ＪＫフリップフロッ
プ１３９のＱ出力をデータ（Ｄ）入力、クロック信号を
クロック入力とするＤ型フリップフロップ１４０と、こ
のフリップ７０ツブ１４０のＱ出力をＤ入力、クロック
信号をクロック入力とするＤ型フリップフロップ１４１
と、このフリップフロップ１４１の○出力をロード（Ｌ
）入力、クロック信号をクロック入力とする１Ｈカウン
タ１４２と、この１Ｆ１カウンタ１４２の出力をデコー
ドして所定の期間にゲート信号とリセット信号を発生す
るゲート回路１４３とからなり、ＪＫフリップフロップ
１３９のＱ出力が高レベルになった直後に、Ｄ型フリッ
プフロップ１４０．１４１から１クロック分だけロード
パルスが発生されて１Ｈカウンタ１４２をロードし、こ
れにより１１−１カウンタ１４２が水平同明信号の立下
がりに同期して１Ｈ期間をカウントする、１Ｈカウンタ
１４２は、映像信号がＮＴＳＣの場合はクロックが１４
．３ＭＨｚ＝４ｆｓｃ＝９１０ｆＨ（ｆ＋は水ゲート回
路１４３において、ゲート信号（Ｃ）はドロップアウト
が発生している期間は発生されない。また、リセット信
号はペデスタルイネーブル信号が次段の回路で認識され
るように、ゲート信号（Ｃ）と充分な間隔を保って１Ｈ
に１回のパルスとして発生される。

なお、第１６図の回路でも、等化パルスによる１Ｈカウ
ンタ１４２のロードのためにゲート信号（Ｃ）が１／２
Ｈずれることを防止するように、第１３図と同様の対策
を施す。

また、第１６図の回路と、第２８図におけるＨＶ分離回
路１４５ｄ及び第３８図の回路との回路の置換や共通化
も、第１３図の場合と同様に可能である。

なお、上述したペデスタルレベル検出回路１３の各実施
例では、映像信号はディジタル化されているものとして
説明したが、ディジタル映像信号への適用に限定される
ものでｔよなく、アナログ映像信号に対しても同様に適
用できる。

次に、′５Ｓ１図（Ｂ）におけるドロップアウト補正回
路１９について説明する。このドロップアウト補正回路
１９は、加篩器１２から出力されるディジタル化映像信
号のドロップアウトの補正を行なうが、垂直同期信号部
分のドロップアウトに関しては、予め垂直同期信号の信
号レベルと等しいレベルに設定された補正信号と置換す
ることによりドロップアウトの補正が行なわれ、る（Ｍ
成となっている。

このドロップアウト補正回路１９の構成を第２４図に示
す。本図において、ディジタル化映像信号は第１の切換
スイッチ１９０の一人力となり、当該スイッチ１９０の
出力は第１の遅延回路１９１を介して第２の遅延回路１
９２及び３．５８ＭＨｚのＢＰＦ１９３に供給される。

ここで、ＢＰＦ１９３の遅延量をｄとした場合、第１の
遅延回路１９１の遅延量はｌｌ−１−ｄに、第２の遅延
回路１９２の遅延ｍはｄに設定される。ＢＰＦ１９３の
出力は−２の係数を持つ乗鋒器１９４を介して加篩器１
９５に供給され、第２の遅延回路１９２の出力と加算さ
れる。加算器１９５の加算出力は第２の切換スイッチ１
９６の一人力となシつ、当該スイッチ１９６の出力は第
１の切換スイッチ１９０の他入力となる。第１の切換ス
イッチ１９０はド［ｌツブアウト検出回路１７（第１図
（Ａ）参照）から供給されるドロツブアラ１〜検出信号
により切換え制御が行なわれる。

アドレス発生回路１９７では、信号分離回路１４から供
給される水平同朋信９及び垂直同期信号に基づいてフィ
ールド識別信号、水平アドレス及び垂直アドレスが発生
され、これらアドレス情報に基づいて垂直同期レベル発
生回路１９８から既知である垂直同期信号の信号レベル
と等しいレベルに設定された補正信号が発生され、第２
の切換スイッチ１９６の他入力となる。切換信号発生回
路１９９では、垂直アドレスに基づいて垂直同期信号の
発生期間に垂直同期期間信号が発生され、この垂直同期
期間信号は第２の切換スイッチ１９６を切換え制御する
切換信号となる。

ところで、第２５図に示すように、補正前の信号（Ａ）
における垂直同期パルスの部分でドロップアウトが生じ
た場合、この部分をそのまま１日前の信号（８）と置換
することによってドロップアウトの補正を行なうと、水
平相関が無いために補正後の信号（Ｃ）にあっては垂直
同期パルスの位置ずれを起すことがある（第２５図にお
いては、○印部分間″ｃ１　／　２　Ｈの位置ずれが生
じている）。

このように垂直同期パルスの位置ヂれが生じると、以降
の映像様器においてフィールド誤りを起す可能性がある
。しかしながら、垂直同期パルスのドロップアウト補正
を禁止すると、同期乱れを起す可能性がある。

そこで、第２４図に示すように、ドロップアウトが垂直
同期パルス部分で生じた場合には、１ト１前の信号に代
えて垂直同期レベル発生回路１９８から出力される、垂
直同期信号の信号レベルと等しいレベルの補正信号を第
１の切換スイッチ１９０に供給し、ディジタル化映像信
号をこれと置換することにより、垂直同期パルスの位置
ヂれを起すことなくドロップアウトの補正を行なうこと
が７−　がし　大 なお、第２４図において、１日曲の信号により、ドロッ
プアウト補正を行なっているが、このときクロマ信号の
位相はそのままでは逆相になってしまう。そこで、第２
４図の破線で囲まれた回路により、クロマ信号の位相を
反転させており、これによってドロップアウト補正信号
のカラー化を可能にしている。したがって、ドロップア
ウト補正が輝度信号のみ（モノクロ）の場合、２Ｈ前の
信号（クロク信号が同相）の場合等では、上記破線部分
の回路は除かれる。アドレス発生回路１９７と垂直同期
レベル発生回路１９８と切換信号発生回路１９９はシス
テムコントローラ１８に含めてしよく、第３８図におけ
る１Ｈカウンタ１８３゜ゲート回路１８２Ａ、１フレー
ムカウンタ１８９゜ゲート回路１８２Ｂ等で置換しても
よい。

第１図（Ａ）におけるドロップアウト検出回路１７はレ
ベルコンパレータ構成となっており、第２６図に示すよ
うに、ＦＭ検波回路７の２乗和回路７２の出力信号、即
ちディジタル化Ｆ　Ｉｖｌ映像信会（Ａ）のＴゝツメｎ
　　１ｍ＜＞Ｆ＋すｆｒ　ＩＲａ　／口Ｓ／Ａ信号レベ
ルが所定値以下になったことを検出してドロツブアラ１
〜検出信号＜Ｃ）を出力する。このｔｉ４成によれば、
ＦＭ検波回路７にレベルコンパレータを付加するｌどけ
てドロップアウト検出回路を構成できるから、ドロップ
アウトの検出を簡単な回路構成にて確実に行なうことが
できると共に、検出動作がすべてディジタル的に行なわ
れるので安定した特性が得られることになる。

なお、エンベロープの急な変化により２乗和回路７２の
出力に生じるリンギング（第２６図（Ｂ）に一点鎖線で
囲んで示した部分）によって検波出力が乱れる可能性が
あるが、２乗和回路７２の出力信号（Ｂ）の信号レベル
が所定値以下になる１ｎｎ１ポイント及び当該レベルが
所定値以上になった後ｎ２ポイントの区間もドロップア
ウト区間としてドロップアウト検出信号（Ｄ）を出力す
ることにより、以降の補正を確実に実行できることにな
る。このとき、ヒルベルト変換器７０の遅延分だけリン
ギングの出る可能性があるので、ｎｌ。

ｎ２は遅延回路７１の遅延時間ｎに等しいか、又はそれ
よりし大きく設定される。

第１図（Ｂ）における信号分離回路１４では、ディジタ
ル化映ｊｑ、　信Ｐに含まれるカラーバース［へ信号及
び水平同門信号や垂直向明信号等と共に、フレーム番号
やストップコード秀の制御１１号の分離抽出が行なわれ
る。この信号分離のために、第２７図に示すように、制
御信＠Ａを分離抽出するための第１の基準レベルＶＴＨ
Ｉ　と、同期信号Ｂを分離抽出するための第２の１ルベ
ルＶＴＨ２とが設定される。

この信号分離回路１４の構成を第２８図に示す。

本図において、ペデスタルレベル検出回路１３では先述
した如くディジタル化映像信号のペデスタルレベルが検
出され、最小値検出回路２０ではディジタル化映像信号
の所定期間内の最小値レベルが検出される。最小値検出
回路２０の構成に関しては後で詳細に説明する。このペ
デスタルレベル検出回路１３及び最小値検出回路２０の
各検出レベルに基づいて第１．第２の基準レベルＶＴＩ
−１１゜ＶＴ）−１２が設定されるのであるが、基準レ
ベル発生回路１４０はペデスタルレベル検出回路１３の
検出レベルのみに基づいて当該レベルに一定値を加算す
ることによって第１の基準レベルＶＴＨＩを発生し、基
準レベル発生回路１４１はペデスタルレベル検出回路１
３及び最小値検出回路２０の各検出レベルに基づいて両
レベルの中間値を第２の基準レベルＶＴＩ−１２として
発生する。基準レベル発生回路１４２．１４３は最小値
検出回路２０の検出レベルのみに基づいて第１．第２の
蓼準レベルＶＴＨＩ　、ＶＴＨ２を発生する。

Ｗｌレベル発生回路１４０〜１４３の各出力はセレクタ
１４４に供給され、このセレクタ１４４はシステムコン
トローラ１８から同期成立判別信号が供給されていると
き、即ち同期が安定しているときは基準レベル発生回路
１４０，１４１で発生された第１．第２の基準レベルＶ
ＴＨ１，ＶＴＨ２を選択し、それ以外即ち同期が不安定
なとぎは基準レベル発生回路１４２．１４３で発生され
た第１．第２の基準レベルＶＴＨＩ　、ＶＴＩ−１２を
内部クロックを基にした基準同期パルスと抽出された同
期パルスとの比較によって同期が成立しているか否かの
判別が行なわれる。セレクタ１４４で選択された第１．
第２の基準レベルＶＴＩ−１１゜ＶＴＩ、ｚは信号検出
回路１４５Ｃに供給され、この信号検出回路１４５Ｃは
これら基準レベルＶＴＨ１，ＶＴＨ２に基づいてＬＰＦ
１４５ａを通過したディジタル化映像信号から制御信号
Ａ及び同朋信ｑ　Ｂを分離抽出する。

すなわち、上述した構成の信号分離回路１４では、１日
周期が安定しているときには、ペデスタルレベル及びペ
デスタルレベルと最小値レベルに基づいて設定された第
１．第２の基準レベルＶＴ８１、ＶＴＩ−１２をＭｌに
、又スピンドルモータ２４の回転立上がり時あるいはＣ
ＬＶディスクのサーチやスキャン中など同期が不安定な
ときには、ペデスタルの検出位置が定まらずその値が定
まらないので、最小値レベルのみに基づいて設定された
第１．第２の基準レベルＶＴＨＩ、ＶＴＨ２を廿　Ｈｔ
　　Ｉ−’ｌ−１１！Ａｎ　Ｊ＝　　Ｑ　　Ａ　　Ｔ１
．　７ｆ　Ｉ”１　１ｉｌｌ　　１．−　０　０　　／
１）５１１１１ｔ　ｉ市　’４Ｊ　　ｚｔｅ　（ｙなわ
れるのである。これによれば、同期安定詩のみならず同
期不安定時にも、安定かつ確実に信号弁２Ｂが行なわれ
ることになる。分離された同期信号ＢはＨＶ分離回路１
４５ｄに入力され、システムコントローラ１８からのＨ
Ｓゲー［〜信号が高レベルのときに立下がりを検出する
ことにより水平同期信号が分離される。また同期信号Ｂ
はＨＶ分離回路１４５ｄにおいて積分処理され、所定基
準レベルに基づいて垂直同期信号が分離される。ディジ
タル化映像信号はＬＰＦ１４５ａと共にｆｓｃＢＰＦ１
４５ｂに入力され、ｆＳＣＢＰＦｌ　４５ｂからは色信
号成分を含んだカラーバースト信号が出力される。

ところで、信号検出回路１４５Ｃにおける同期信号の検
出に関しては、第２９図に示すように、ディジタル化映
像信号を所定クロック毎にサンプリングしく図のＸ印が
サンプル点）、同期信号の信号レベルが基準レベル差信
号１２を越えた時点をもって同期信号の検出を行なうよ
うになっている。

この同期信号検出回路の構成を第３０図に示す。

本図において、基ｉ１Ｅレベル発生回路１４１（又は１
４３　）　カラ（１）ＷＦｊＦ−レベルＶＴＨ２及ヒＬ
、　Ｐ　Ｆ　１４５ａを通過したディジタル化映像信号
を入力とする減算器１４６は、各サンプル点で基準レベ
ルＶＴＩ−１２に対する映像信号の信号レベルのレベル
差を算出すると共に、映像信号レベルが基準レベルＶＴ
）−１２よりも小であるサンプル点を同期信号として検
出する。減算器１４６で算出されたレベル差信号は遅延
回路１４７、符号判定回路１４８及びＲＯＭ（リード・
オンリー・メモリ）智の記憶装置１４９に供給される。

遅延回路１４７は１クロック相当分の遅延子を有し、減
算器１４６からのレベル差信号を遅延して符号判定回路
１４８及び記憶装置１４９に供給する。符号判定回路１
４８は遅延回路１４７の出力△が正でかつ減算器１４６
の出力Ｂが負の状態、即ち遅延回路１４７の出力Ａが基
準レベルＶＴＨ２を越える直前のリンプル点ａでのレベ
ル差でかつ減ｆｌｉＷ１４６の出力Ｂが基準レベルＶＴ
）−１２を越えた直後のサンプル点すでのレベル差であ
ることを判定し、判定信号を記憶装置１４９に供給する
。

記憶装置１４９には、例えば第３１図に示す如き時間テ
ーブルが予め記憶されており、記憶装置１４９は符号判
定回路１４８から判定信号が発生された時における遅延
回路１４７及び減算器１４６の各出力、即ち上記２つの
サンプル点ａ、ｂにおけるレベル差Ａ、Ｂに基づいて対
応する時間情報を出力する。記憶装置１４９の入力Ａ、
Ｂ及び出力は共に例えば４ビツトのデータとなっており
、入力Ａ、Ｂの４ビツトのうち最初の１ビツトは符号ビ
ットであり、２の補数で表現されている。記憶装置１４
９の出力である時間情報は、同期信号の信号レベルが基
準レベルＶＴＨ２を越えた時点Ｃとサンプル点ａ又はｂ
どの時間差であり、これにより、上記時点Ｃがサンプル
点と時間的に一致しない場合であっても、同期信号の立
下がりのエツジの位置を正確に検出できることになる。

次に、第２８図における最小値検出回路２０について説
明する。第３２図において、カウンタ２１日相当明間旬
に第１の期間パルスを発生すると共に、１日相当期間よ
りも長い期間毎に第２の期間パルスを発生する。これら
期間パルスはセレクタ２０１に供給され、定常状態では
第１の期間パルスが、スピンドルモータ２４の回転立上
がり時やＣＬＶサーチまたはスキャン時等、ディスクの
回転が不安定な非定常状態では第２の期間パルスが選択
されてレジスタ２０２及び平均化回路２０３に供給され
る。ＬＰＦ１４５ａの出力のディジタル化映像信号を一
人力とする比軸器２０４は、その入力データＡとレジス
タ２０２に格納されているデータＢとをクロックの発生
毎に比較し、小さい方のデータをレジスタ２０２に供給
する。ただし、比較器２０４はドロップアウト発句一時
にはその動作を停止するようになっている。レジスタ２
０２はセレクタ２０１から供給される第１又は第２の期
間パルスによってリセットされるので、レジスタ２０２
には前回のりセット時点から最も小さい値が格納される
ことになる。レジスタ２０２に格納された最小値は第１
又は第２の期間パルスの発生角に平均化回路２０３にロ
ードされ、平均化回路２０３では２以上の検出期間の各
最小値を平均化してｒ？ｌ柊的に最小値として出力する
。

かかる構成において、映像信号では通常、同期信号期間
にあるとき最小１直が現われるので、検出期間（第１の
期間パルスの発生間隔）として１Ｈ期間が設定されてい
るが、スピンドルモータ２４の回転立上がり時やＣＬＶ
サーチまたはスキャン時等の非定常状態には、ディスク
の回転が安定しないため１日期間の長さが変すすること
になる。

このとき、第１の期間パルスに基づく通常の間隔で最小
値検出を行なうと、同期信号が当該間隔内に含まれない
場合が生ずる。そこで、Ｊ１定常状態では、１Ｈ明間相
当よりも長い期間毎に発生される第２の期間パルスを用
いることにより、検出期間内に同期信号が含まれること
になるので、確実に最小値レベルを検出でき、最小値レ
ベルの値の変動を小さくできることになる。また、ドロ
ップアウト発生時は一時的に同期信号の信号レベルより
も小さい値が発生する場合があるが、ドロップア「りｌ
−区間は比較器２０４の動作を停止して検出動作を禁止
することにより、最小値の誤検出を未然に防止できるこ
とになる。

また、ドロップアラ１〜検出信号により、カウンタ２０
０をリセットし、カウンタ２００はドロツブアラ１へ以
後再び所定期間のカランｌ〜を開始するので、ドロップ
アウトによっては同期信号部分が欠落しても、次の期間
パルスを発生するまでに確実に同明信号部分のレベル検
出が行なえる。

第１図（Ｂ）におけるクロック発生回路２１は、基準信
号発生器２２からの基準水平同明信号または信号分離回
路１４からの水平同期信号またはカラーバースト信号に
基づいて４ｆｓｃ（ｆｓｃはサブキャリア周波数）及び
４Ｎｆ’ｓｃ　　（例えば１２ｆｓｃ）のクロックを発
生するものであり、ＰＬ、Ｌ（フェイズロックドループ
）回路構成となっている。ここで発生された４ｆｓｃ及
び４ＮｆｓＣのクロックはディジタル的信号処理のため
のクロックとして用いられ、Ａ／Ｄ変換器４のサンプリ
ングクロックとビデオＬ、　Ｐ　Ｆ　１０までの信号処
理のクロックを４Ｎｆｓｃとし、ビデオＬ　Ｐ　Ｆ　１
０の出力から４ｆｓｃにダウンサンプリングする。

クロック発生回路２１の構成を第３３図に示す。

本図において、カラーバースト信号を比較基準入力とす
る位相比較器２１０はサンプリングパルス発生回路２１
１を介して供給されるサンプリングパルスＣＫ＋　、Ｃ
Ｋ２に応答して位相比較を行なう。なお、ＰＬＬを基準
水平同期信号あるいは水平同期信号にロックさせる場合
には、位相比較器２１０を使用せず、図示されていない
別の位相比較器を用いて、これらの信号の一方と２ｆｓ
ｃを１／４５５したｆ＋−＋の信号とを位相比較し、そ
の出力をＬＰＦ２１２に入力する。

以下、カラーバースト信号にロックさせる場合について
のみ説明する。位相比較器２１０の比較出力はＬＰＦ２
１２を介してＤ／Ａ変換器２１３に供給され、アナログ
信号に変換されてＶＣＯ（電圧制御発振器）２１４の制
御信号となる。ＶＣＯ２１４の発振周波数は１２ｆｓｃ
に設定されされると共に、１／３分周器２１５で４ｆｓ
ｃに分周される。このクロック４ｆ’ｓｃはそのまま出
４２れると共に、サンプリングパルス発生回路２１１の
一人力となり、更には１／２分周器２１６及び２１７で
ｆ’ｓｃに分周されて位相比較器２１０の比較入力とな
る。サンプリングパルス発生回路２１１にはゲートパル
ス発生回路２１８で発生されるゲートパルスが個入力と
して供給されており、従って位相比較器２１０にはゲー
トパルスの発生期間のみυンブリングパルスＣＫ＋　、
ＣＫ２が供給されることになる。ゲートパルス発生回路
２１８は水平同期信号に基づいて４ｆＳＣに同期して第
３４図に示すように、カラーバースト信号（Ａ）の振幅
が一定な中央部分に相当する期間だけゲートパルス（Ｂ
）を発生する。

位相比較器２１０においては、第３５図に示すように、
カラーバースト信号が加減算器２１９゜２２０の一人力
となり、各加減算出力は遅延回路２２１．２２２を経て
加減算器２１９，２２０のる。加減篇器２１９，２２０
の加減算（±）制御は、第３６図に示すクロックパルス
ｆｓｃ　（Ｂ）に基づいて勺ンブル点Ｓ＋　、Ｓ２では
加算、υンプル点Ｓ３　、Ｓ４では減亦となるように行
なわれる。イｌし、静止画再生などでトラックジャンプ
を行ったとぎには、カラーバースト信号の位相が１８０
°変化するので、トラックジャンプのたびにクロックパ
ルスｆｓｃ（Ｂ）の位相を反転させてＰ　Ｌ、　Ｌのロ
ックを維持する。これは、第１図（Ｂ）のシステムコン
トローラ１８から供給されるクロマ反転制御信号により
１／２分周器２１７を制御することによって行われる。

また、サンプリングパルス発生回路２１１ＧＪ：Ｄをフ
リップフロップで構成され、サンプリングクロックＣＫ
＋　、ＣＫ２は、４ｆｓｃと同期しており、その周波数
の１／２でかつ互いに逆相となっており、ゲートパルス
が高レベルのときのみ、それぞれ避妊回路２２１．２２
２のクロックとなる。

その結果、カラーバースト信号（Ａ）の振幅をＡとする
と、遅延回路２２１の出力としてΣＡ　ｓｉｎθが、遅
延回路２２２の出力としてΣＡ　ＣＯ３θがそれぞれ導
出され、割ｒ、１器２２３の出力としてｔａｎθが導出
される。そして、この基β出力ｔａｎθをｔａｎ−’回
路２２４を通すことにより位相差θが得られるのである
。

すなわち、位相比較器２１０における位相差θは、次式
から算出できるのである。

θ＝ｔａｎ−’　　（Σ［（Ｓ＋　−８３）／（Ｓ２−
３４　）］）ここに、Ｓ＋＝Ａ−３ｉｎθ　５２＝Ａ−
ＣＯ３θＳ３　＝−Ａ−ｓｉｎθ　３４　＝−Ａ　−Ｃ
０５Ｏところで、上記式から明らかなように、カラーバ
ースト信号（Ａ）の振幅Ａが１］」内において一定でな
いと、検出位相差θに若干の誤差や、ＰＬＬのループゲ
インの変化によるループ特性の変化が生じることになる
。

ところが、上述したクロック発生回路２１では、８１〜
Ｓ４を求めるリンプリングパルスＣＫ＋　。

ＣＫｚにゲートをかけることによって、カラーバースト
信号（Ａ＞の振幅Ａが一定となる期間においてのみ位相
比較を行なうようにしているので、上記の如き不具合が
生じることはないのである。

なお、上記構成においては、サンプリングパルスにゲー
トをかけることによってカラーバースト信号の中央部分
のみで位相比較を行なうようにしたが、カラーバースト
信号自体にゲートをかけるようにしても良いことは勿論
である。この場合、ディジタルゲートとなるのでアナロ
グスイッチ等と比較して、正確にカラーバースト信号の
中央部のみを扱き出すことができる。また、第３３図に
おいて、ＬＰＦ２１２とＤ／Ａ変換器２１３との配列関
係は逆であっても良い。

第１図（Ｂ）において、基準信号発生器２２は水晶発振
器等からなり、４ｆｓｃの基準信号及び基準水平同期信
号を発生する。スピンドルモーボ回路２３は基準信号発
生器２２からの基準水平同期信号と信号分離回路１４か
らの水平同期信号との位相差に応じてスピンドルモータ
２４の駆動制御を行なう。クロマ反転回路２５では、ス
テイル（静止）、スローなどの特殊再生時にもカラーフ
１ノーミ゛ノｉを鮒清するためにフシ１萼に応１：τク
ロマ（色）信号の位相反転が行なわれる。

このクロマ反転回路２５の構成を第３７図に示す。本図
において、ディジタル化映像信号は１日遅延回路２７０
、加算器２７１に供給される。加算器２７１の出力はレ
ベル調整回路２７２で信号レベルが１／２にされた後、
減算器２７３に供給される。減障器２７３の減算出力は
、位相直線非巡回形ディジタルＢＰＦ２７４を経て加算
器２７５へ供給され、その加算器２７５の加算出力は、
切換スイッチ２７６へ供給される。

遅延回路２７０の遅延出力は減ｐ器２７３及びＢＰＦ２
７４と同じ遅延ｍをもつ遅延回路２７７に供給されると
共に、１日遅延回路２７８を経て加算器２７１に供給さ
れる。遅延回路２７７の遅延出力は加算器２７５及び切
換スイッチ２７６へ供給される。切換スイッチ２７６は
、第１図（Ｂ）のシステムコントローラ１８から供給さ
れるクロマ反転制御信号によっては適宜切り換えられる
。

かかる構成によって、２．３ライン相関櫛形フイルタが
構成され、減算器２７３の′６＆算出力は、１ト］遅延
回路２７０の遅延出ノＪ（Ｙ＋Ｃとする）に対して、逆
相で２倍のレベルをもったクロマ信号（−２０）となる
。このクロマ信号はＢＰＦ２７４によって不要成分を取
り除かれた後、遅延回路２７７で遅延量を調整された遅
延出力（Ｙ＋Ｃ）と加Ｃ）器２７５で加Ｌｉされ、遅延
回路２７７の遅延出力（ａ）に対して反転したクロマ信
号をもつディジタル化映像信号（ｂ）を加ｐ出力として
得る。ステイルやスローなどの特殊再生において、切換
スイッチ２７６を第１図（Ｂ）のシステムコン１−〇−
ラ１８からのクロマ反転制御信号が切り換えることによ
って、カラーフレーミングを維持することができる。

第１図（Ｂ）において、クロマ反転回路２５の出力はビ
デオ処理回路３８に供給される。ビデオ処理回路３８で
は、文字挿入、ＭＣＡコード抑圧、スケルチなどが行な
われる。ビデオ処理回路３８を経たディジタル化映像信
号は再生映像信号から抽出されたカラーバースト信号に
基づいてクロック発生回路２１で発生される４ｆｓｃの
クロックによってバッファメモリ３つに書き込まれる。

このバッファメモリ３９からの読出しは、基準僧９発生
器２２で発生される４ｆｓｃの基ｒＷクロックによって
なされる。このように、再生信号とは関係のない支足し
たｌクロックによってバッファメモリ３９からの読出し
を行なうことにより、再生゛信号のジッタを吸収できる
ことになり、いわゆるタンジエンシャル・サーボや色補
正回路が不要となる。バッファメモリ３９から読み出さ
れたディジタル化映像信号はＤ／Ａ変換器４０でアナロ
グ１言号に変換され、ＬＰＦ４１を介して出力端子４２
に供給される。

システムコントローラ１８は、主な機能として以下に示
す機能を有す。すなわち、 １、　パネルスイッチ、リモコン等の操作部からの指令
、サーボ系からのステート信号に応じて各種サーボ系を
コントロールし、プレーヤに種々の動作を行なわせる。

２、　制御信号からフレーム番号、チャプタ番号を読み
取る。

３、　フレーム番号、チャプタ番号などを画面へ合成す
るための信号を発生する。

４、　水平同期信号、垂直同期信号に内部カウンタを同
期させ、カウンタの出力をデコードして種々のタイミン
グ信号を発生する。

５、　クロック発生のＰＬＬループの制御を行う。上記
の主なる機能のうち、４番目の機能を実現する具体的な
構成について以下に説明する。

第３８図において、水平同期信号（Ｈ８）をデータ（Ｄ
）入力としかつ４ｆ’ｓｃのクロック信号をクロック（
ＣＫ）入力とするＤ型フリップフロップ１８０が設けら
れており、このフリップフロップ１８０のＱ出力はＮＡ
ＮＤゲート１８１Ｂの一人力となる。ＮＡＮ’Ｄゲート
１８１Ｂはインバータ１８１Ａを介して供給される水平
開明（ｊｉ号を他入力としており、その出力は１１」カ
ウンタ１８３のロード（Ｌ）入力となる。ゲート回路１
８２Ａは、１Ｈカウンタ１８３の出力をデコードして所
定の期間に前記ＨＳゲート信号を発生させて第１’Ｉ　
ｎｍ／ｌ’％　ｌ　Ｉ　ｌ　ｌハ４ＩＩｎＷ１ＡロＡ　
＋−１ヰ＋　廿ＩＬ−Ｊ＋　ｌ−水平同期信号に同期し
たｆＨの周波数のクロックＨＣＫを発させる。ＨＳゲー
ト信号は＋−＋Ｖ分離回路１４５ｄにおいて、等化パル
スを除いた水平同期信号の立下がりを検出し、水平信号
を分離するために用いられる。初期状態ではＨＳゲート
信号は常に高レベルであり、同期信号の立下がりで１Ｈ
カウンタ１８３をロードし、以後１日周期で水平同期信
号の立下がりを検出するように所定の期間のみ高レベル
となる。初期状態において、あるいは何らかの原因で、
等化パルスの立下がりによって１Ｈカウンタ１８３がロ
ードされ１／２Ｈずれが生じた場合には、垂直ブランキ
ング期間以後１Ｈカウンタ１８３のロードが行われない
ので、システムコントローラ１８内でこの状態に陥った
ことを検出し、再びＨＳゲート信号を常に高レベルの状
態にする。なお、ＨＶ分離回路１４５ｄでは水平同期信
号の立下がりを基準にして、所定幅のパルスを発生して
、これを水平同明信号として出力する。クロックＨＣＫ
は同明信号の立下がりルＩＰ　占　）−ｌ　、　７　ｒ
槍主ｐ六　１ノベ’ＩＩ、ｆ斜上でイぼ　Ｉノ１べ’　
　１１．　　、しなるようなデユーティ比５０％の信号
である。ゲート回路１８２Ａは更に、１（」内の各種タ
イミング信号を発生して各回路に供給する。

正極性の垂直同期信号（ＶＳ）はＤ型フリップフロップ
１８４，１８５の各クロック入力となる。

Ｄ型フリップフロップ１８４はゲート回路１８２Ｂから
出力される■Ｓゲート信号をデータ（Ｄ）入力とし、当
該信号が高レベルの期間中に垂直同期信号の立上がりが
あると、そのＱ出力が高レベル、Φ出力が低レベルとな
り、以後リセット信号が低レベルになるまでその状態を
保持し、リセット信号が低レベルになるとＱ９口出力が
反転する。

Ｄ型フリップフロップ１８５は、ゲート回路１８２Ａか
ら出力されるクロックＨＣＫをデータ入力とし、垂直同
期信号がフィールド１のものであるかフィールド２のも
のであるかを判定するためのものであり、フィールド１
ではクロックＨＣＫが低レベルのとき垂直同期信号の立
上がりが到来するのでＱ出力が低レベル、０出力が高レ
ベルとなり、フィールド２ではクロックＨＣＫが高レベ
ルのどき型重量！！Ｉ］　＜Ｍ号の立上がりが到来する
のでＱ出力が高レベル、○出力が低レベルとなる。フリ
ップフロップ１８４のＱ出力をデータ入力、クロックＨ
ＣＫをクロック入力としかつフリップフロップ１８５の
Ｑ出力をクリア入力とするＤ型フリップフロップ１８６
は、フィールド２のときにフリップフロップ１８４のＱ
出力が高レベルになるとクロックＨＣＫの立上がりでＱ
出力が高レベルとなり、フィールド１のときはＱ出力は
低レベルのままである。

Ｄ型フリップフロップ１８４のＱ、Ｃ１出力をＪ。

Ｋ入力、クロックＨＣＫを反転クロック入力としかつフ
リップフロップ１８５のｄ出力をクリア入力とするＪ−
にフリップフロップ１８７は、フィールド１のときにＤ
型フリップフロップ１８４のＱ出力が高レベルになると
クロックＨＣＫの立下がりでＱ出力が高レベルとなり、
フィールド２のときはＱ出力は低レベルのままである。

Ｄ型フリップフロップ１８６及びＪ−にフリップフロッ
プ１８７の各Ｑ出力を２人力とするＮＯＲゲート１８８
は、その出力によって次段の１フレームカウンタ１８９
をロードすると共にＤ型フリップフロップ１８４をリセ
ットする。ここで、フィールド毎に別のフリップフロッ
プを用いてロードパルスを作っているのは、いずれのフ
ィールドにおいても十分幅のあるロードパルスを１フレ
ームカウンタ１８９に送出するためである。１フレーム
カウンタ１８９は、クロックＨＣＫをカウントする５２
５進カウンタであり、ＮＯＲゲート１８８の出力が低レ
ベルのときにクロックＨＣＫでロードされるが、ロード
される数をフィールド２はフィールド１に対して２６３
だけ多い数とするようにＤ型フリップフロップ１８５の
０出力で制御される。

ゲート回路１８２Ｂは、１フレームカウンタ１８９の出
力をデコードして所定の期間に先述したＶＳゲート信号
を発生させると共に、１フレーム内におけるト１単位の
タイミング信号を発生して各回路に供給する。

次に、システムコントローラ１８の先述した５Ａ／Ｉ＋
ｌ禰龍（ｐ、　Ｃ蓼（５ｎｎ４−　ｈｒｖ　、ｔ＋　ｈ
處ル／７’１Ｄｌ１１１゜−プの制御を行なう機能につ
いて、第３９図のフローチャートに基づいて説明する。

前述の如く、このＰ　Ｌ、　Ｌは基準水平同期信号ある
いは再生水平同期信号にロックさせるための位相比較器
とカラ−バース１〜信号にロックさせるための位相比較
器の２つの位相比較器を持っており、前者の位相比較器
の入力部における基準水平同期信号と再生水平同期信号
との切換えと、位相比較器自体の切換えを行なうことに
より、３つのループが選択できるように構成されている
。第３９図において、電源投入直後やスピンドルモータ
強制加速時などの初期状態では、まず、スピンドルリー
ボの基準となる基準信号発生器２２（第１図（Ｂ）を参
照）で得た基準水平同期信号にロックさせるべくＰＬＬ
のループが動作する（ステップ１）。基準水平同期信号
にロックしたと判定され（ステップ２）、再生映像信号
から水平同期信号が１７られるようになると、再生水平
同期信号にループを切り換える（ステップ３）。このと
き、ロックできないと判定されると（ステップ４）、ス
テップ１に戻って再び基準水平周ｉＶ］信号にループを
戻す。ステップ４で再生水平同期信号にロックしたと判
定されると、カラ−バース１〜信号の有無を検出しくス
テップ５）、カラーバース１−信号がなければステップ
４に戻って再生水平同明信号にロックさゼたままとする
。白黒のディスクや、カラーのディスクでも垂直ブラン
キング期間はこの状態となる。カラーバースト信号が有
ると判定されると、カラーバースト信号にＰＬＬのルー
プを切り換える（ステップ６）。ここで、カラ−バース
１〜信号にロックできないと判定されるとくステップ７
）、ステップ３の再生水平同期信号のループに戻るが、
ロックできればカラーバースト・ループの状態を維持す
る。但し、同時に再生水平同期信号との同期も監視しく
ステップ８）、カラーバースト信号とのロック或は再生
水平同期信号とのロックのいずれか一方でも外れればロ
ック外れとみなして再生水平同期信号のループ（ステッ
プ３）に戻す。このとき、再生水平同明信号のループで
も再生水平同期信号にロックできなければ（ステップ４
）、更に１ｍ水平同明信号のループ（ステップ１）まで
戻す。

なお、ステップ４．７におけるＮｏの判断は、最初に通
過するときは所定期間内にロックできないことを示し、
二度目以降に通過するときはロックしていないことを示
す。

°以上、各回路の具体的構成を示しながら本システムに
ついて説明してきたが、本システムは、Ａ／Ｄ変換器４
とＤ／Ａ変換器４０との間は全てディジタル的に信号処
理を行なう点に大きな特徴を有している。このように、
信号をディジタル化することにより多機能化、例えば、
モノクロであったドロップアウト補正信号のカラー化、
クロマ反転、フレームメモリの導入によるＹ−Ｃ分離の
高精度化或はＣＬＶでの静止画再生等が容易となる。

なお、第１図（Ｂ）において、加算器１２以降、ドロッ
プアウト補正回路１９、クロマ反転回路２５、ビデオ処
理回路３８及びバッフ７メモリ３９の順序で各回路を配
列したが、この配列に限定されるものではなく、例えば
第４０図（Ａ）及び（Ｂ）に示すように、［ドロツブア
ウト補正回路１９＋クロマ反転回路２５」、［ビデオ処
理回路３８］及び「バッファメモリ３９」の順序は入れ
換えが可能である。但し、バッファメモリ３９の８込み
と読出しが非同期であるため、［゛バッファメモリ３９
」の後に他の２つがある場合（第４０図（Ｂ）の場合）
には、他の２つのための制御信号やタイミング信号の再
同期化或は遅延が必要となる。また、「ビデオ処理回路
３８」の後に１ドロップアウト補正回路１９＋クロマ反
転回路２５」がある場合（第４０図（Ａ）の場合）には
、ビデオ処理回路３８で文字を挿入したときにドロップ
アウト補正回路１つでのドロップアウト補正を文字の部
分では禁止する制御信号が必要となる。

また、第４１図に示すように、Ｒ，Ｇ、Ｂ分離をもディ
ジタル的に行なうことが可能であり、ＲＧＢ分離回路４
３で分離された各ディジタル信号をＤ／Ａ変換器４４で
アナログ化しＬＰＦ４５を介して各アナログ出力端子４
６Ｒ，４６Ｇ、４６Ｂ【こ併給するよろじＬＴお（７と
【７上り−１−れら端子をＲＧＢ入力のモニタＴＶ（テ
レビジョン）に接続すれば、ＴＶ内のＲＧＢ分殖分路回
路用しなくて済むので、画質の向上が図れることになる
。

また、ディジタル化されたままのＲＧＢ入力が可能なデ
ィジタルＴＶを用いるときは、ＲＧＢ分離回路４３で分
離された各ディジタル信号をＤ／Ａ変換器を介さずに直
接各ディジタル出力端子４７Ｒ，４７Ｇ、４７Ｂを介し
て出力することができる。

このＲＧＢ分離において、本システムでは、Ａ／Ｄ変換
器４のクロックを４Ｎｆｓｃ　　（Ｎは２以上の整数）
に設定し、映像信号のカラーバースト信号に４ｆｓｃの
クロックをロックさせているので、ＲＧＢ分離（復調）
を容易に行なうことができる。以下、Ｒ−Ｙ、Ｂ−Ｙ信
号を用いて復調する場合について説明するが、Ｉ、Ｑ信
号を用いても同様に復調できる。

ＮＴＳＣ方式において、色信号の位相は第４２図に示す
ようになり、直角２相変調されて輝度信号と囚波数多重
される一Ｒ（”、　　Ｂ侃呉と輝酊仁号Ｙとの関係を次
式に示す。

Ｙ＝　０．３０　Ｒ＋　０．５９　Ｇ＋　０１１１Ｂ・
・（１〉また、映像信号中の色信号Ｃは次式のようにな
る。

・・（２） ＝ｉＣＯ３（ωＣｔ−１−３３＠） ＋　Ｑ　５ｉｎ（ωｃｔ＋３３°）・・（３）ここに、
ωＣは色搬送波の角周波数であり、ωＣ−２πｘ　３．
５８　Ｍｌ−ＩＺである。

４ｆｓｃのサンプリング周波数の位相をカラーバースト
信号に対して０６でロックさせると、第４２図と（２）
式より、各シンプル点は第３６図に示すように、±（Ｒ
−Ｙ）　／　１．１４　、±（Ｂ−Ｒ）／２．０３とな
ることがわかる。また、（１）式、（２）式より となり、Ｒ，Ｇ、Ｂ信号が１９られる。なお、Ｉ。

Ｑ信号を得るにはカラーバースト信号に対して±３３６
或は±５７６の位相でロックさせれば良い。

以上から、クロックをカラーバースト（ｊｉ号にロック
さけることにより、ＲＧＢ復調が容易に行なえることが
わかる。

なお、上記実施例においては、ＮＴＳＣ方式のビデオデ
ィスクプレーヤに適用した場合について説明したが、本
システムは、ＶＴＲの再生側信号処理、ＰＡＬ、ＳＥＣ
ＡＭのビデオディスクプレーヤ等にも適用し得るもので
ある。

几ＩＩＬ丸工 以上説明したように、本発明によれば、ＦＭ映像信号を
ディジタル化し、信号処理を全てディジタル的に行なう
ようにしたので、回路の大部分がディジタル化され、Ｌ
ＳＩ化に適するため、人出生産によるコスト低減が可能
になると共に、調整個所も大幅に減少し、製造コストの
低減が図れることになる。また、ＦｔＶＮＩＪｌ信号を
ディジタル化することにより、種々の信号処理が可能と
なり、多機能化及び高画質化が容易となる。

【図面の簡単な説明】

第１図（Ａ）、（Ｂ）は本発明に係る映像信号再生装置
の一実施例を示すブロック図、第２図は第１図（Ａ＞に
おけるディジタルＢＰＦの具体的構成を示すブロック図
、第３図は第１図（Ｂ）におけるビデオＬＰＦの構成の
一例を示すブロック図、第４図（Ａ）〜（Ｃ）は第３図
の各部（Ａ）〜（Ｃ）のスペクトラム図、第５図は第３
図におけるＩＩＲフィルタの位相特性図、第６図乃至第
ンブリング回路及びＩＩＲフィルタの具体的構成を示す
ブロック図、第９図はビデオＬ、　Ｐ　Ｆの他の構成を
示すブロック図、第１０図は第１図（Ｂ）におけるビッ
ト肖１１減処理の他の構成を示すブロック図、第１１図
は第１図（８）におけるペデスタルレベル検出回路の一
例の構成を示すブロック図、第１２図は第１１図の各部
の動作波形図、第１３図は第１１図における立下がり検
出回路、立上がり検出回路、タイミング信号発生回路及
びサンプル期間信号発生回路の具体的構成を示すブ［１
ツク図、第１４図はペデスタルレベル検出回路の他の構
成を示すブロック図、第１５図は第１４図の各部の動作
波形図、第１６図は第１４図における立下がり検出回路
及びタイミング信号発生回路の具体的構成を示すブロッ
ク図、第１７図は第１図（Ｂ）におけるビット削減回路
でのカラーテレビ信号（Ａ）に対するパーストゲート信
Ｑ（Ｂ）及びセレクタ切換状態（Ｃ）を示す図、第１８
図は当該ビット削減回路の変形例を示すブロック図、の
回路動作を説明するための波形図、第２０図は第１８図
の回路動作を説明するための波形図、第２１図はビット
削減回路の他の変形例を示すブロック図、第２２図は第
２１図におけるカラービデオ信号（△）に対するセレク
タ切換状態（Ｂ）を示寸図、第２３図は第２１図の回路
動作を説明するための波形図、第２４図は第１図（Ｂ）
におけるドロップアウト補正回路の具体的構成を示すブ
ロック図、第２５図は第２４図の回路動作を説明するた
めの波形図、第２６図は第１図（Ａ＞におけるドロップ
アウト検出回路の回路動作を説明するための波形図、第
２７図は第１図（Ｂ）における信号分離回路での映像信
号と基準レベルとの関係を示す波形図、第２８図は当該
信号分離回路の具体的構成を示すブロック図、第２９図
は第２８図にお（）る信号検出回路の動作を説明するた
めの波形図、第３０図は当該信号検出回路の具体的構成
を示すブロック図、第３１図は第３０図におけるＲＯＭ
に記憶された時間テーブルの一例を示す図、第３２図は
第２８図における最小値検出回路の具体的ｆ？４成を示
すブロック図、第３３図は第１図（Ｂ）におけるクロッ
ク発生回路の具体的構成を示すブロック図、第３４図は
第３３図の各部の波形図、第３５図は第３３図における
位相比較器の具体的構成を示すブロック図、第３６図は
第３５図の回路動作を説明するための波形図、第３７図
は第１図（Ｂ）におけるクロマ反転回路の具体的構成を
示すブロック図、第３８図は第１図（Ｂ）にＪ３けるシ
ステムコントローラの所定の機能を果すための一部ハー
ドウエアの構成を示すブロック図、第３９図は当該コン
トローラの所定の機能のフローチャート、第４０図（Ａ
）、（Ｂ）は本システムの変形例を示すブロック図、第
４１図は更に他の変形例を示すブロック図、第４２図は
第４１図におりるＲＧＢ分離の原理説明に用いる色信号
の位相特性図、第４３図は各リンプル点における信号の
波形図である。 主要部分の符号の説明 ２・・アナログＬＰＦ　　４・・Ａ／Ｄ変換器６・・デ
ィジタルＢＰＦ ７・・ＦＭ検波回路　１０・・ビデオ１．　Ｐ　Ｆ１３
・・ペデスタルレベル検出回路 １４・・信号分離回路 １５・・ビット削減回路 １７・・ドロップアウト検出回路 １８・・システムコントローラ １９・・ドロップアウト補正回路 ２１・・クロック発生回路 ２２・・基準信号発生器 ２４・・スピンドルエータ ２５・・クロマ反転回路 ３８・・ビデオ処理回路 ３９・・バッファメモリ ４０・・Ｄ／Ａ変換器 出願人　　　パイオニア株式会社

Claims (2)

【特許請求の範囲】
1. （１）ディジタルＦＭ検波されたディジタル化映像信号
   の上位ビットを削減する上位ビット削減回路と、前記デ
   ィジタル化映像信号の下位ビットを削減する下位ビット
   削減回路と、所定制御信号に応じて前記ディジタル化映
   像信号の振幅が小なる期間は前記上位ビット削減回路の
   出力を、前記期間以外は前記下位ビット削減回路の出力
   を選択的に出力する選択手段とを備えたことを特徴とす
   るディジタル化映像信号処理回路におけるビット削減回
   路。
2. （２）前記上位ビット削減回路に入力されるディジタル
   化映像信号に対してオフセットを付与する手段を有する
   ことを特徴とする特許請求の範囲第１項記載のディジタ
   ル化映像信号処理回路におけるビット削減回路。