JPS62146486A - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
- Publication number
- JPS62146486A JPS62146486A JP60288707A JP28870785A JPS62146486A JP S62146486 A JPS62146486 A JP S62146486A JP 60288707 A JP60288707 A JP 60288707A JP 28870785 A JP28870785 A JP 28870785A JP S62146486 A JPS62146486 A JP S62146486A
- Authority
- JP
- Japan
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- level
- gate
- signal
- control signal
- vpp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims description 5
- 230000015654 memory Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000003795 desorption Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 210000003205 muscle Anatomy 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体メモリ、特に紫外線照射等によシメモリ
内容を消去可能な相補型絶縁ゲート電界効果トランジス
タ（以下ＣＭＯ８という）による不揮発性半導体メモリ
のデコーダ回路に関する。
内容を消去可能な相補型絶縁ゲート電界効果トランジス
タ（以下ＣＭＯ８という）による不揮発性半導体メモリ
のデコーダ回路に関する。
一般に紫外線照射等によシメモリ内容を消去可能な不揮
発性半導体メモリ（以下ＥＰＲＯＭという）は、そのメ
モリセルが通常のＭＯＳ）ランジスタと異な）酸化膜中
に浮遊ゲートを埋め込んであシソースは接地、そして、
ドレインおよび選択ゲートに高′尾圧を印加し、ドレイ
ンでアバランシェブレークダウンを起こしそのピンチオ
フ領域から浮遊ゲートへホットエレクトロンを注入し、
充電することによシメモリトランジスタのしきい値電圧
を変化させることで、書き込みが行なわれる。
発性半導体メモリ（以下ＥＰＲＯＭという）は、そのメ
モリセルが通常のＭＯＳ）ランジスタと異な）酸化膜中
に浮遊ゲートを埋め込んであシソースは接地、そして、
ドレインおよび選択ゲートに高′尾圧を印加し、ドレイ
ンでアバランシェブレークダウンを起こしそのピンチオ
フ領域から浮遊ゲートへホットエレクトロンを注入し、
充電することによシメモリトランジスタのしきい値電圧
を変化させることで、書き込みが行なわれる。
そこで、選択ゲートに高電圧を印加するデコーダ回路と
して、第１図のような高電圧印加回路を有する回路が使
われている。この回路において高電圧印加部はＱＩ３Ｊ
Ｑ１５でＭｌｌが選択されたメモリである。今、Ｃ４
にＶＰＰレベルの電圧が印加され、デコーダ出力り、１
が接地レベルとすると、Ｑｌｓは導通し、Ｑｓｔが非導
通となる為、ＮＸの電位、すなわちＭＩ。
して、第１図のような高電圧印加回路を有する回路が使
われている。この回路において高電圧印加部はＱＩ３Ｊ
Ｑ１５でＭｌｌが選択されたメモリである。今、Ｃ４
にＶＰＰレベルの電圧が印加され、デコーダ出力り、１
が接地レベルとすると、Ｑｌｓは導通し、Ｑｓｔが非導
通となる為、ＮＸの電位、すなわちＭＩ。
の選択ゲート電位がＶｐｐ近くまで上げられ、デエジィ
ットラインに高電圧が印加されるとＭ、１は書き込み動
作に入る。この時Ｃ１は接地レベルにあす、Ｑ＋、ｉ非
導通にし、ＶｐｐからＶｃｃへの電流を抑制する。一方
Ｍ１．が非選択時にはＤｌ、はＶｃｃレベルになる為、
Ｑ１０は導通し、ＮＸは接地レベルになる為、書き込み
は行なわない。この時、ＱｓｓによってＶＰＰから接地
への電流を抑制している。
ットラインに高電圧が印加されるとＭ、１は書き込み動
作に入る。この時Ｃ１は接地レベルにあす、Ｑ＋、ｉ非
導通にし、ＶｐｐからＶｃｃへの電流を抑制する。一方
Ｍ１．が非選択時にはＤｌ、はＶｃｃレベルになる為、
Ｑ１０は導通し、ＮＸは接地レベルになる為、書き込み
は行なわない。この時、ＱｓｓによってＶＰＰから接地
への電流を抑制している。
しかし、この回路のＱｌｓはＶＰＰから接地への電流を
抑制する目的の為、高抵抗にする必要がオシ、そのため
、ゲート長は非常に犬きくなる。従ってその専有面積が
増大し、チップサイズへの影響も大きくなる。また、バ
ックゲート効果の為、ＮＸがＶＰＰレベルに達するまで
の時間が大きい為、書き込み時間の高速化に際して不利
である。
抑制する目的の為、高抵抗にする必要がオシ、そのため
、ゲート長は非常に犬きくなる。従ってその専有面積が
増大し、チップサイズへの影響も大きくなる。また、バ
ックゲート効果の為、ＮＸがＶＰＰレベルに達するまで
の時間が大きい為、書き込み時間の高速化に際して不利
である。
本発明の目的は、上記欠点を除去したＣＭＯ８型ＥＦＲ
ＯＭのデコーダ回路を提供することにおる。
ＯＭのデコーダ回路を提供することにおる。
本発明のデコーダ回路は、デコーダ出力によシＶＣＣレ
ベルあるいは接地レベルを出力するバク７ア回路と、バ
ッファ回路出力と選択ゲートラインとの間に設けた可変
インピーダンス整トランジスタ（例えば、Ｎチャネルデ
ィブレン３ン型トランジスタ）による転送ゲートと、選
択ゲートラインと書き込みｔ源、電圧印加ライン（以下
、Ｖｐｐという）との間に設けたそのゲート信号により
てＶＰＰの選択ゲートへの印加有無が制御されるＰチャ
ネル型トランジスタによりて構成され、また、ＶＰＰと
選択ゲートラインの間のＰチャネル型トランジスタへの
ゲート信号制御回路として、Ｖｃｃレベルの制御信号を
レベルシフタ回路によってＶＰＰレベルの信号に変換し
、その信号は先のデコーダへのゲート信号ラインとＶｐ
ｐとの間に設けたＰチャネル型トランジスタと、ソース
が接地されているＮチャネル型トランジスタのゲート接
続され、このＮチャネル型トランジスタのドレインとゲ
ート信号ラインとの間にＮチャネル型ディブレジョント
ランジスタが設けられ、そのゲートは先のＮチャネル型
トランジスタのドレインと接続される。更にＶｐｐとゲ
ート信号ラインとの間にゲートが信号ラインに接続され
たＰチャネル型トランジスタによって構成される。
ベルあるいは接地レベルを出力するバク７ア回路と、バ
ッファ回路出力と選択ゲートラインとの間に設けた可変
インピーダンス整トランジスタ（例えば、Ｎチャネルデ
ィブレン３ン型トランジスタ）による転送ゲートと、選
択ゲートラインと書き込みｔ源、電圧印加ライン（以下
、Ｖｐｐという）との間に設けたそのゲート信号により
てＶＰＰの選択ゲートへの印加有無が制御されるＰチャ
ネル型トランジスタによりて構成され、また、ＶＰＰと
選択ゲートラインの間のＰチャネル型トランジスタへの
ゲート信号制御回路として、Ｖｃｃレベルの制御信号を
レベルシフタ回路によってＶＰＰレベルの信号に変換し
、その信号は先のデコーダへのゲート信号ラインとＶｐ
ｐとの間に設けたＰチャネル型トランジスタと、ソース
が接地されているＮチャネル型トランジスタのゲート接
続され、このＮチャネル型トランジスタのドレインとゲ
ート信号ラインとの間にＮチャネル型ディブレジョント
ランジスタが設けられ、そのゲートは先のＮチャネル型
トランジスタのドレインと接続される。更にＶｐｐとゲ
ート信号ラインとの間にゲートが信号ラインに接続され
たＰチャネル型トランジスタによって構成される。
以下、本発明の実施例について図面を参照して説明する
。第２図は本発明の一実施例を示すデコーダ回路と制御
回路であシ、第３図は第２図の回路を説明するだめのタ
イミング図である。
。第２図は本発明の一実施例を示すデコーダ回路と制御
回路であシ、第３図は第２図の回路を説明するだめのタ
イミング図である。
ここで、本実施例における回路の動作を説明する。
第２図においてＱ１０がＰチャネル型トランジスタであ
って、書き込み動作時板外はそのゲート信号をＶＰＰレ
ベルに設定しておき、非導通になっている。
って、書き込み動作時板外はそのゲート信号をＶＰＰレ
ベルに設定しておき、非導通になっている。
従って選択ゲートラインＮ３は選択時Ｖｃｃ 、非選択
時に接地レベルになる。ここで、Ｑ２．のＮチャネル型
ディブレジョントランジスタのゲートＣＨはＶｃｃレベ
ルに設定されて、Ｎ４のレベルをＮ３へ転送する。
時に接地レベルになる。ここで、Ｑ２．のＮチャネル型
ディブレジョントランジスタのゲートＣＨはＶｃｃレベ
ルに設定されて、Ｎ４のレベルをＮ３へ転送する。
今、Ｍ、１のメモリセルに書き込みを実施しようとした
時、Ｑ２４のゲート信号をＶＰＰよシ低い電圧（ＶＰＰ
−α）レベルに設定し、導通させ、デコーダ信号Ｄｔｔ
が接地レベルであれば、Ｑｎは導通、Ｑ２．は非導通で
、Ｎ４はＶｃｃレベル、この時、Ｃ２３のゲートＣ７１
は接地レベルにしておくためＮ３はＶＰＰレベルまで上
昇する。この時ＱｘｓはＶＰＰからＶｃｃへの電流を抑
制している。一方、Ｄ２．がＶｃｃレベルでは、Ｑｔｉ
は非導通、Ｑｔｔは導通となり、Ｎ４は接地レベルであ
り、Ｎ３もＱ７．を通して接地レベルになって、Ｍ、１
への書き込みは禁止される。この時、Ｑｔ４のゲート信
号は（Ｖｐｐ−α）レベルであって、Ｑ％が導通状態で
あっても、極めて高抵抗素子として働いておシ、ＶＰＰ
からＱｔ＋ Ｊ Ｑ！！ ＋ Ｑｔｘを通して接地へ流
れる電流が抑制される。このように、本発明におけるデ
コーダ回路、第１図の従来方式に比較して、非常に簡素
な回路であり、Ｃ２４はゲート信号レベルの制御だけで
ゲート長等素子の大きさによる抵抗制御は不要であり、
必要最小限度の大きさで十分であシ、専有面積は極めて
小さくできる。
時、Ｑ２４のゲート信号をＶＰＰよシ低い電圧（ＶＰＰ
−α）レベルに設定し、導通させ、デコーダ信号Ｄｔｔ
が接地レベルであれば、Ｑｎは導通、Ｑ２．は非導通で
、Ｎ４はＶｃｃレベル、この時、Ｃ２３のゲートＣ７１
は接地レベルにしておくためＮ３はＶＰＰレベルまで上
昇する。この時ＱｘｓはＶＰＰからＶｃｃへの電流を抑
制している。一方、Ｄ２．がＶｃｃレベルでは、Ｑｔｉ
は非導通、Ｑｔｔは導通となり、Ｎ４は接地レベルであ
り、Ｎ３もＱ７．を通して接地レベルになって、Ｍ、１
への書き込みは禁止される。この時、Ｑｔ４のゲート信
号は（Ｖｐｐ−α）レベルであって、Ｑ％が導通状態で
あっても、極めて高抵抗素子として働いておシ、ＶＰＰ
からＱｔ＋ Ｊ Ｑ！！ ＋ Ｑｔｘを通して接地へ流
れる電流が抑制される。このように、本発明におけるデ
コーダ回路、第１図の従来方式に比較して、非常に簡素
な回路であり、Ｃ２４はゲート信号レベルの制御だけで
ゲート長等素子の大きさによる抵抗制御は不要であり、
必要最小限度の大きさで十分であシ、専有面積は極めて
小さくできる。
一方、Ｃ２４のゲート信号制御回路として第２図の３の
部分に示す回路を１つ設けるだけでよい。本回路の動作
は、まず、目的としてＮ２の信号レベルを書き込み時（
ＶＰＰ−α）、非書き込み時Ｖｐｐレベルに設定する。
部分に示す回路を１つ設けるだけでよい。本回路の動作
は、まず、目的としてＮ２の信号レベルを書き込み時（
ＶＰＰ−α）、非書き込み時Ｖｐｐレベルに設定する。
そこで、書き込み制御信号Ｃ２２をレベルシフタ回路を
通してＶＰＰレベル系の信号Ｎ１に変換し、ここで、Ｎ
１は書き込み時ＶＰＰ 、非書き込み時接地になる。Ｎ
１が接地レベルのときＣ２８のＰチャネルトランジスタ
は導通、Ｑ４のＮチャネルトランジスタが非導通となっ
てＮ・２はＶＰＰレベルになる。一方、Ｎ１がＶｐｐレ
ベルの時Ｑｕは非導通、ＱｒＩが導通すると、ＱおのＮ
チャネルディブレジョントランジスタと、ＱゎのＰチャ
ネルとによって、Ｎ２は（ＶＰＰ−α）なるレベルにな
る。このときのαなる値は、Ｑｔｓ＋ Ｃ２６１Ｑｒｒ
の大きさで任意設定できる。第３図に以上の動作説明の
タイミング図を示す。Ｃ４の制御信号に対してのＮｌ、
Ｎ２． Ｎ３． Ｎ４の各レベルの状態で６９、Ｎ３
． Ｎ４ではデコーダ出力によって２通りの状態がある
。
通してＶＰＰレベル系の信号Ｎ１に変換し、ここで、Ｎ
１は書き込み時ＶＰＰ 、非書き込み時接地になる。Ｎ
１が接地レベルのときＣ２８のＰチャネルトランジスタ
は導通、Ｑ４のＮチャネルトランジスタが非導通となっ
てＮ・２はＶＰＰレベルになる。一方、Ｎ１がＶｐｐレ
ベルの時Ｑｕは非導通、ＱｒＩが導通すると、ＱおのＮ
チャネルディブレジョントランジスタと、ＱゎのＰチャ
ネルとによって、Ｎ２は（ＶＰＰ−α）なるレベルにな
る。このときのαなる値は、Ｑｔｓ＋ Ｃ２６１Ｑｒｒ
の大きさで任意設定できる。第３図に以上の動作説明の
タイミング図を示す。Ｃ４の制御信号に対してのＮｌ、
Ｎ２． Ｎ３． Ｎ４の各レベルの状態で６９、Ｎ３
． Ｎ４ではデコーダ出力によって２通りの状態がある
。
以上、詳細に説明したとおシ、本発明のＣＭＯＳ型ＥＦ
ＲＯＭのデコーダ回路及びその制御回路は、素子の専有
面積を小さく出来るばかりでなく、選択ゲートのＶｐｐ
レベルへ達するまでの時間が速い為書き込み時間の高速
化が可能であり、安価で高信頼度のＣＭＯ８，ＥＰＲＯ
Ｍが得られるという効果がある。
ＲＯＭのデコーダ回路及びその制御回路は、素子の専有
面積を小さく出来るばかりでなく、選択ゲートのＶｐｐ
レベルへ達するまでの時間が速い為書き込み時間の高速
化が可能であり、安価で高信頼度のＣＭＯ８，ＥＰＲＯ
Ｍが得られるという効果がある。
第１図は従来のデコーダ回路図、第２図は本発明の一実
施例の回路図、第３図は第２図の回路動作を説明するた
めのタイミング図である。 Ｄ、、、 Ｄ、、・・・・・・デコーダ出力、Ｑ＋ｔ＋
Ｃ２１ｒ Ｑｓｉ＋ ＱｔｈＱｔｓ・・・・・・Ｐチ
ャネル型トランジスタ、ＱＬＱＩ＆Ｑ２？ＩＱ２ｇ・・
・・・・Ｎチャネル型トランジスタ、Ｑ＋ｓ、ＱｔｓＱ
２６＋・・・・・・Ｎチャネルディブレジョン型トラン
ジスタ、Ｍ、１．Ｍ２□・・・・・・メモリセル、Ｃ，
１，Ｃ，、、Ｃ□、Ｃ２２・・・・・・制御信号、ＶＣ
Ｃ・・・・・・電源、電圧、Ｖｐｐ・・・・・・書き込
み電源電圧、１，２・・・・・・デコーダ回路、 ３・
・・・・・制御回路。 ８Ｚ 図 筋 ３ 図
施例の回路図、第３図は第２図の回路動作を説明するた
めのタイミング図である。 Ｄ、、、 Ｄ、、・・・・・・デコーダ出力、Ｑ＋ｔ＋
Ｃ２１ｒ Ｑｓｉ＋ ＱｔｈＱｔｓ・・・・・・Ｐチ
ャネル型トランジスタ、ＱＬＱＩ＆Ｑ２？ＩＱ２ｇ・・
・・・・Ｎチャネル型トランジスタ、Ｑ＋ｓ、ＱｔｓＱ
２６＋・・・・・・Ｎチャネルディブレジョン型トラン
ジスタ、Ｍ、１．Ｍ２□・・・・・・メモリセル、Ｃ，
１，Ｃ，、、Ｃ□、Ｃ２２・・・・・・制御信号、ＶＣ
Ｃ・・・・・・電源、電圧、Ｖｐｐ・・・・・・書き込
み電源電圧、１，２・・・・・・デコーダ回路、 ３・
・・・・・制御回路。 ８Ｚ 図 筋 ３ 図
Claims (2)
- （１）デコーダ出力と電源電圧レベルあるいは接地レベ
ルを出力するバッファ部と、バッファ出力と選択ゲート
ラインの間に設けたゲート信号によりインピーダンス可
変なトランジスタによる転送ゲートと、書き込み時は書
き込み電源電圧より低い電圧、非書き込み時書き込み電
源電圧レベルとなる制御信号がゲートに印加されるＰチ
ャネル型トランジスタを選択ゲートラインと書き込み電
源電圧との間に設けたことを特徴とするＣＭＯＳ型不揮
発性半導体メモリのデコーダ回路。 - （２）制御信号を書き込み電源電圧レベルの信号に変換
するレベルシフト回路と、その出力が書き込み電源電圧
と書き込み制御信号ラインとの間に設けたＰチャネル型
トランジスタとソースが接地されるＮチャネル型トラン
ジスタのゲートへ接続され、このＮチャネル型トランジ
スタのドレインと書き込み制御信号ラインの間にＮチャ
ネルディプレショントランジスタが設けられ、そのゲー
トはＮチャネル型トランジスタのドレインに接続され、
更に書き込電源電圧と書き込み制御信号ラインとの間に
ゲートがその制御信号に接続されるＰチャネル型トラン
ジスタによって構成され、この書き込み制御信号を（１
）項のＰチャネル型トランジスタの制御信号として用い
ることを特徴とする特許請求の範囲第（１）項記載のＣ
ＭＯＳ型不揮発性半導体メモリのデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28870785A JPH0646518B2 (ja) | 1985-12-20 | 1985-12-20 | デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28870785A JPH0646518B2 (ja) | 1985-12-20 | 1985-12-20 | デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62146486A true JPS62146486A (ja) | 1987-06-30 |
| JPH0646518B2 JPH0646518B2 (ja) | 1994-06-15 |
Family
ID=17733643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28870785A Expired - Lifetime JPH0646518B2 (ja) | 1985-12-20 | 1985-12-20 | デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646518B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268797A (ja) * | 1988-09-02 | 1990-03-08 | Toshiba Corp | 半導体集積回路 |
-
1985
- 1985-12-20 JP JP28870785A patent/JPH0646518B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268797A (ja) * | 1988-09-02 | 1990-03-08 | Toshiba Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0646518B2 (ja) | 1994-06-15 |
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