JPS62150596A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62150596A JPS62150596A JP60294265A JP29426585A JPS62150596A JP S62150596 A JPS62150596 A JP S62150596A JP 60294265 A JP60294265 A JP 60294265A JP 29426585 A JP29426585 A JP 29426585A JP S62150596 A JPS62150596 A JP S62150596A
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000005669 field effect Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
本発明は絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ
）を直列に接続した、いわゆる縦横型の読み出し専用の
半導体記憶装置に関する。
）を直列に接続した、いわゆる縦横型の読み出し専用の
半導体記憶装置に関する。
従来技術
微細加工技術の著しい進歩により、半導体記憶装置のセ
ル面積は年々縮少され、大容量化が進展してきた。しか
しながらこの進歩も近年鈍化のきざしが見えはじめてき
ており、より大容量の半導体記憶装置を実現するために
は、従来の発想とは異なったものが要求されてきている
。読み出し専用記憶装置（ＲＯＭ）Ｋあっても同様であ
り、そのため、１セルに２ビ、トの情報を蓄える、いわ
ゆる２ビツト／セルの発想が報告されている。以下前記
２ビツト／セルの方式とその問題点忙ついてのべる。提
案されているＲＯＭは、第２図に示す如（ＩＧＦＥＴセ
ルＱｉｋのチャネル巾を変える事によってＩＧＦＥＴの
オン抵抗を変え、そのオン抵抗を出力に接続した差動増
巾器で検出する事によって１個のＩＧＦＥＴから２ビツ
トの情報を読み出している。
ル面積は年々縮少され、大容量化が進展してきた。しか
しながらこの進歩も近年鈍化のきざしが見えはじめてき
ており、より大容量の半導体記憶装置を実現するために
は、従来の発想とは異なったものが要求されてきている
。読み出し専用記憶装置（ＲＯＭ）Ｋあっても同様であ
り、そのため、１セルに２ビ、トの情報を蓄える、いわ
ゆる２ビツト／セルの発想が報告されている。以下前記
２ビツト／セルの方式とその問題点忙ついてのべる。提
案されているＲＯＭは、第２図に示す如（ＩＧＦＥＴセ
ルＱｉｋのチャネル巾を変える事によってＩＧＦＥＴの
オン抵抗を変え、そのオン抵抗を出力に接続した差動増
巾器で検出する事によって１個のＩＧＦＥＴから２ビツ
トの情報を読み出している。
本方式の欠点は以下の通シである。第一にＩＧＰＥＴが
微細化してゆくとチャネル巾を３水準変化させる事が実
質的に不可能となること、第二に出力の電圧の微少な差
を比べる方式であるため出力電圧が充分安定した後でな
ければ判定できず、従ってスピードが遅い。第三に各Ｉ
ＧＦＥＴ並列に接続した構成でなければ実現できない、
従って最小ピッチでＩＧＦＥＴを配列できる縦積方式の
ものに比べて大面積を必要とする。第四に、出力には高
精度の差動増巾器を必要とする。
微細化してゆくとチャネル巾を３水準変化させる事が実
質的に不可能となること、第二に出力の電圧の微少な差
を比べる方式であるため出力電圧が充分安定した後でな
ければ判定できず、従ってスピードが遅い。第三に各Ｉ
ＧＦＥＴ並列に接続した構成でなければ実現できない、
従って最小ピッチでＩＧＦＥＴを配列できる縦積方式の
ものに比べて大面積を必要とする。第四に、出力には高
精度の差動増巾器を必要とする。
発明の目的
本発明の目的は、前記の如き欠点のない２ビ。
ト／セル方式のＲＯＭを実現することである。
発明の構成
本発明による半導体記憶装宜はＩＧＦＥＴを複数直列接
続し、もってメモリセルアレイを形成した縦横型のＲＯ
Ｍにおいて、前記ＩＧＦＥＴは４種の異なったしきい値
電圧を持ち、前記ＩＧＦＥＴのゲートに接続されるＸア
ドレス信号の電圧を前記し＠イ値１ｉ８ＥＶｔｔ トＶ
Ｔ２ノ間、ｖＴ２とｖＴ３の間、ＶＴ３とＶＴ４の間の
３種に変え、それぞれの電圧印加時の導通、非導通を検
出することによって、１個のＩＧＦＥＴから２ビツトの
情報を読み出すごとく構成される。
続し、もってメモリセルアレイを形成した縦横型のＲＯ
Ｍにおいて、前記ＩＧＦＥＴは４種の異なったしきい値
電圧を持ち、前記ＩＧＦＥＴのゲートに接続されるＸア
ドレス信号の電圧を前記し＠イ値１ｉ８ＥＶｔｔ トＶ
Ｔ２ノ間、ｖＴ２とｖＴ３の間、ＶＴ３とＶＴ４の間の
３種に変え、それぞれの電圧印加時の導通、非導通を検
出することによって、１個のＩＧＦＥＴから２ビツトの
情報を読み出すごとく構成される。
実施例
（構成）
本発明による実施例忙ついて第１図（ａ）、 （ｂ）を
参照して説明する。
参照して説明する。
本実施例は、第１図（ａ）に示される如く、ｎ個のＩＧ
ＦＥＴ（メモリーセル）を直列接続して成る直列基本回
路をｍ個並べたメモリセルアレイ１．アドレス入力信号
群Ａｘ、Ａｙｓ、Ａｙｄ及び前記Ａ ｘ 。
ＦＥＴ（メモリーセル）を直列接続して成る直列基本回
路をｍ個並べたメモリセルアレイ１．アドレス入力信号
群Ａｘ、Ａｙｓ、Ａｙｄ及び前記Ａ ｘ 。
Ａｙｓ、Ａｙｄを受けて、Ｘアドレス信号Ｘｌ、−Ｘｎ
を生成する回路２．前記直列基本回路のソース側。
を生成する回路２．前記直列基本回路のソース側。
及びドレイン側の選択を行う選択回路３，４．並びに１
本発明に個有のタイミング信号Ｐを受けて、Ｘアドレス
信号の電圧を第１図Ｔｂ）の如く変えるだめの信号ＴＩ
と、前記Ｔｔに対応して前記選択回路４よりの出力を判
定するための記憶作用を持つ回路６を制御する制御信号
Ｔ２及び一対の電圧源ＶＤ、ＶＳ及び出力信号０より構
成される０（動作） 前記メモリーセルのしきい値は（０，Ｏ）の場合−２ｖ
以下、（ｉ、ｏ）の場合はｏｘｏ、ｓｖ。
本発明に個有のタイミング信号Ｐを受けて、Ｘアドレス
信号の電圧を第１図Ｔｂ）の如く変えるだめの信号ＴＩ
と、前記Ｔｔに対応して前記選択回路４よりの出力を判
定するための記憶作用を持つ回路６を制御する制御信号
Ｔ２及び一対の電圧源ＶＤ、ＶＳ及び出力信号０より構
成される０（動作） 前記メモリーセルのしきい値は（０，Ｏ）の場合−２ｖ
以下、（ｉ、ｏ）の場合はｏｘｏ、ｓｖ。
（０，１）の場合は１．５〜２．Ｏｖ、 （１，１）
の場合３〜３．５ｖに設定し、先ず、第１の期間１１に
全Ｘアドレス信号Ｘｊを５ｖとし、全ソース接点Ｙｓｉ
を接地電位から切り離したうえで、少なくとも選択され
た直列基本回路の各接点を高電位側に充電しておく、次
にｔ２の期間選択されたＸアドレス信号のみをＯｖにし
、その時の導通、非導通を前記選択された直列基本回路
のドレイン側接点Ｙｄｉの電圧により検出する。この時
Ｙｄｉの電圧が低下すれば、選択されたメモリセルのし
きい値電圧は一２ｖ以下である事が判り、従って選択さ
れたメモリセルの蓄積情報は（０，０）であると判定可
能である。−万Ｙｄｉの電圧が低下しない場合について
は、（１，Ｏ）、（０，１）、（１゜１）のいづれかで
ある事しかわからない。次に（ｔ３の期間）Ｘアドレス
信号を１．０〜１．５ｖに上げる。この時Ｙｄｉの電圧
が低下すれば、しきい値電圧は１〜１．５ｖ以下である
ことが判り（０，０）もしくは（１，０）であると判定
でき、 ｔ２の期間の結果を前記回路６に記憶してお
くことによって、メモリセルの蓄積情報が（ｉ、ｏ）で
あることが確定される。−万ｔ３の期間にもＹｄｉの電
圧が低下しない場合（１，０）もしくは（１，１）であ
る事は判定できるが、そのいづれであるかは次のｔ４の
期間の結果が必要である。ｔ４の期間には、Ｘアドレス
信号を２．５〜３．Ｏｖに上げ、Ｙｄｉの電圧を検出す
る。この場合電圧が低下すれば、（ｏ、０）（１，０）
（０，１）のいずれかであり、ｔ２． ｔ３ の結
果を加える事によって（０゜１）であることが判る。−
刀Ｙｄｉの電圧が低下しない場合は一意的に（１，１）
である事も判る。
の場合３〜３．５ｖに設定し、先ず、第１の期間１１に
全Ｘアドレス信号Ｘｊを５ｖとし、全ソース接点Ｙｓｉ
を接地電位から切り離したうえで、少なくとも選択され
た直列基本回路の各接点を高電位側に充電しておく、次
にｔ２の期間選択されたＸアドレス信号のみをＯｖにし
、その時の導通、非導通を前記選択された直列基本回路
のドレイン側接点Ｙｄｉの電圧により検出する。この時
Ｙｄｉの電圧が低下すれば、選択されたメモリセルのし
きい値電圧は一２ｖ以下である事が判り、従って選択さ
れたメモリセルの蓄積情報は（０，０）であると判定可
能である。−万Ｙｄｉの電圧が低下しない場合について
は、（１，Ｏ）、（０，１）、（１゜１）のいづれかで
ある事しかわからない。次に（ｔ３の期間）Ｘアドレス
信号を１．０〜１．５ｖに上げる。この時Ｙｄｉの電圧
が低下すれば、しきい値電圧は１〜１．５ｖ以下である
ことが判り（０，０）もしくは（１，０）であると判定
でき、 ｔ２の期間の結果を前記回路６に記憶してお
くことによって、メモリセルの蓄積情報が（ｉ、ｏ）で
あることが確定される。−万ｔ３の期間にもＹｄｉの電
圧が低下しない場合（１，０）もしくは（１，１）であ
る事は判定できるが、そのいづれであるかは次のｔ４の
期間の結果が必要である。ｔ４の期間には、Ｘアドレス
信号を２．５〜３．Ｏｖに上げ、Ｙｄｉの電圧を検出す
る。この場合電圧が低下すれば、（ｏ、０）（１，０）
（０，１）のいずれかであり、ｔ２． ｔ３ の結
果を加える事によって（０゜１）であることが判る。−
刀Ｙｄｉの電圧が低下しない場合は一意的に（１，１）
である事も判る。
かくして、１つのセルに２ビツトの情報を蓄え、読み出
すことができる。
すことができる。
発明の効果
以上の如く、本発明によれば、直列接続した最小面積の
トランジスタに２ビツトの情報を蓄え、それを直列回路
の導通、非導通という１，０のディジタル信号として容
易に読み出すことができる。
トランジスタに２ビツトの情報を蓄え、それを直列回路
の導通、非導通という１，０のディジタル信号として容
易に読み出すことができる。
従って従来にない高密度の読出し専用記憶装置を提供す
ると七が可能となる。
ると七が可能となる。
第１図は本発明の一実施例を示す回路図及びその動作説
明図、第２図は従来技術の例を示す図である。
明図、第２図は従来技術の例を示す図である。
Claims (1)
- 絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）を複数
直列接続し、もって、メモリセルアレイを形成した縦横
型の読出し専用メモリ（ＲＯＭ）において、前記ＩＧＦ
ＥＴは、４種の異なったしきい値電圧（Ｖ＿Ｔ＿１、Ｖ
＿Ｔ＿２、Ｖ＿Ｔ＿３、Ｖ＿Ｔ＿４）を持ち、前記ＩＧ
ＦＥＴのゲートに接続されるＸアドレス信号の電圧を前
記しきい値電圧Ｖ＿Ｔ＿１とＶ＿Ｔ＿２の間、Ｖ＿Ｔ＿
２とＶ＿Ｔ＿３の間、Ｖ＿Ｔ＿３とＶ＿Ｔ＿４の間の３
種に変え、それぞれの電圧印加時の導通、非導通を検出
する事によって１個のＩＧＦＥＴから２ビットの情報を
読み出す事を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294265A JPS62150596A (ja) | 1985-12-25 | 1985-12-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294265A JPS62150596A (ja) | 1985-12-25 | 1985-12-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150596A true JPS62150596A (ja) | 1987-07-04 |
Family
ID=17805475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294265A Pending JPS62150596A (ja) | 1985-12-25 | 1985-12-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150596A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5125795A (en) * | 1989-10-30 | 1992-06-30 | Aisan Kogyo Kabushiki Kaisha | Water pump |
| US5131809A (en) * | 1990-07-07 | 1992-07-21 | Firma Carl Freudenberg | Cooling water pump |
| WO1995031814A1 (en) * | 1994-05-13 | 1995-11-23 | Aplus Integrated Circuits, Inc. | Multistate rom memory cell array |
-
1985
- 1985-12-25 JP JP60294265A patent/JPS62150596A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5125795A (en) * | 1989-10-30 | 1992-06-30 | Aisan Kogyo Kabushiki Kaisha | Water pump |
| US5131809A (en) * | 1990-07-07 | 1992-07-21 | Firma Carl Freudenberg | Cooling water pump |
| WO1995031814A1 (en) * | 1994-05-13 | 1995-11-23 | Aplus Integrated Circuits, Inc. | Multistate rom memory cell array |
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