JPS62165253A - 不揮発性メモリ内蔵ｌｓｉ - Google Patents
不揮発性メモリ内蔵ｌｓｉInfo
- Publication number
- JPS62165253A JPS62165253A JP61006470A JP647086A JPS62165253A JP S62165253 A JPS62165253 A JP S62165253A JP 61006470 A JP61006470 A JP 61006470A JP 647086 A JP647086 A JP 647086A JP S62165253 A JPS62165253 A JP S62165253A
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- JP
- Japan
- Prior art keywords
- security
- eprom
- address
- data
- volatile memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はメモリのアクセス制御技術さらには不揮発性
メモリに書き込まれたデータの機密保護に適用して特に
有効な技術に関するもので、例えば、情報処理のための
プログラムが格納されるＲＯＭ （Ｒｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ）がＥ Ｐ ＲＯＭ （Ｅｒａｓａｂｌ
ｅ Ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ）により構成され
た１チツプのマイクロコンピュータに利用して有効な技
術に関する。
メモリに書き込まれたデータの機密保護に適用して特に
有効な技術に関するもので、例えば、情報処理のための
プログラムが格納されるＲＯＭ （Ｒｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ）がＥ Ｐ ＲＯＭ （Ｅｒａｓａｂｌ
ｅ Ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ）により構成され
た１チツプのマイクロコンピュータに利用して有効な技
術に関する。
［従来の技術］
シングルチップマイクロコンピュータのようなメモリ内
蔵のＬＳＩでは、チップに内蔵されたＥＰＲＯＭのよう
なメモリに書き込まれたデータを保護したい場合がある
。例えば、インテル社製型番８７５１のようなシングル
チップマイコンでは、セキュリティビットを設け、ＥＰ
ＲＯＭに一旦書き込んだデータが読み出しされないよう
にしてＥＰＲＯＭに書き込まれたデータの機密保護を行
なっている。
蔵のＬＳＩでは、チップに内蔵されたＥＰＲＯＭのよう
なメモリに書き込まれたデータを保護したい場合がある
。例えば、インテル社製型番８７５１のようなシングル
チップマイコンでは、セキュリティビットを設け、ＥＰ
ＲＯＭに一旦書き込んだデータが読み出しされないよう
にしてＥＰＲＯＭに書き込まれたデータの機密保護を行
なっている。
［発明が解決しようとする問題点］
上記のような方法でデータの機密保護を行なうと、ＥＦ
ＲＯＭに記憶されたすべてのデータへの外部よりのアク
セスが不可能になり、ＥＰＲＯＭに記憶されたデータの
一部を読み出しするようなことができないという不都合
があった。
ＲＯＭに記憶されたすべてのデータへの外部よりのアク
セスが不可能になり、ＥＰＲＯＭに記憶されたデータの
一部を読み出しするようなことができないという不都合
があった。
この発明の目的は、ＥＰＲＯＭに書き込まれたデータの
うち、所望のデータのみを機密保護できるようにするこ
とにある。
うち、所望のデータのみを機密保護できるようにするこ
とにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明らかに
なるであろう。
ついては１本明細書の記述および添附図面から明らかに
なるであろう。
［問題点を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、シングルチップマイコンに内蔵されたＥＰＲ
ＯＭをアドレスごとにいくつかのブロックに分割されて
いるとみなし、その分割ブロックのうち所望のブロック
のアクセスを許容したり不可能にするために上記ＥＰＲ
ＯＭのブロックに１対１で対応するセキュリティビット
を設ける。また、外部からのアドレス信号をデコードし
て上記セキュリティビットによって指定されたブロック
のアドレスであるときは、そのセキュリティビットに対
応したブロックヘの外部よりのアクセスを許容もしくは
不可能にする信号を出力する手段を設けるものである。
ＯＭをアドレスごとにいくつかのブロックに分割されて
いるとみなし、その分割ブロックのうち所望のブロック
のアクセスを許容したり不可能にするために上記ＥＰＲ
ＯＭのブロックに１対１で対応するセキュリティビット
を設ける。また、外部からのアドレス信号をデコードし
て上記セキュリティビットによって指定されたブロック
のアドレスであるときは、そのセキュリティビットに対
応したブロックヘの外部よりのアクセスを許容もしくは
不可能にする信号を出力する手段を設けるものである。
［作用］
上記した手段によればＥＰＲＯＭへの書き込み及びアク
セスの禁止がアドレスごとに分割された各ブロックごと
に行なえるという作用により、ＥＰＲＯＭに書き込まれ
た所望のデータの機密を保護するという上記目的を達成
することができる。
セスの禁止がアドレスごとに分割された各ブロックごと
に行なえるという作用により、ＥＰＲＯＭに書き込まれ
た所望のデータの機密を保護するという上記目的を達成
することができる。
［実施例コ
第１図は、本発明が適用されたシングルチップマイクロ
コンピュータの一実施例のブロック図が示されている。
コンピュータの一実施例のブロック図が示されている。
同図において、特に制限されないが２点鎖線２０で囲ま
れた各回路ブロックは単結晶シリコン鋸板のような一個
の半導体チップ上において形成される。
れた各回路ブロックは単結晶シリコン鋸板のような一個
の半導体チップ上において形成される。
図示されたシングルチップマイクロコンピュータは、マ
イクロプロセッサ１、ＦＡＭＯ５から成るような半導体
不揮発性記憶素子をメモリセルとする例えば、１６にバ
イトの情報量を有するようにされたＥＰＲＯＭ２、保護
したいデータの入っているブロックを指定するす。−ｂ
７からなる８ビツトすなわち１バイトの半導体不揮発性
記憶素子を持つ保護回路３、外部からのアドレス情報を
デコー１〜し、そのアドレスが上記セキュリティバイト
によって指定されたアドレスであった場合、データセキ
ュリティ信号σＥＤを出力するデコーダ４、入出力ポー
ト５，６及びゲートＧ１． Ｇ２． Ｇ３とによって構
成される。そして、各回路ブロックは、それぞれ、アド
レスバスＡＢ、データバスＤＢを介して相互に接続され
ている。
イクロプロセッサ１、ＦＡＭＯ５から成るような半導体
不揮発性記憶素子をメモリセルとする例えば、１６にバ
イトの情報量を有するようにされたＥＰＲＯＭ２、保護
したいデータの入っているブロックを指定するす。−ｂ
７からなる８ビツトすなわち１バイトの半導体不揮発性
記憶素子を持つ保護回路３、外部からのアドレス情報を
デコー１〜し、そのアドレスが上記セキュリティバイト
によって指定されたアドレスであった場合、データセキ
ュリティ信号σＥＤを出力するデコーダ４、入出力ポー
ト５，６及びゲートＧ１． Ｇ２． Ｇ３とによって構
成される。そして、各回路ブロックは、それぞれ、アド
レスバスＡＢ、データバスＤＢを介して相互に接続され
ている。
この実施例ではＥＰＲＯＭ２は、その具体的構成を図示
しないが、通常のＥＰＲＯＭと同様に、複数のメモリセ
ルから成るメモリアレイ、アドレスデコーダ及びカラム
スイッチ回路から成るような選択回路、及びイネーブル
信号、プログラム信号等を受けることによって種々の制
御信号を出力する制御回路から構成される。ＥＰＲＯＭ
２は、特に制限されないが１６にバイトのような容置を
持つようにされ、この１６にバイトは、第２図に示すよ
うに２にバイトごとの８つのブロックＢＬ。〜ＢＬ、に
分割されているとみなされる。ＥＰＲＯＭ２はそのイネ
ーブル端子Ｅがロウレベルにされるとアクセスが不可能
にされる。保護回路３内のセキュリティバイト３は第２
図に示すように、上記８つに分割されたＥＰＲＯＭ２の
各ブロックに１対１で対応する８つのビットｂ。−ｂ７
でｔＩｌ！成されている。
しないが、通常のＥＰＲＯＭと同様に、複数のメモリセ
ルから成るメモリアレイ、アドレスデコーダ及びカラム
スイッチ回路から成るような選択回路、及びイネーブル
信号、プログラム信号等を受けることによって種々の制
御信号を出力する制御回路から構成される。ＥＰＲＯＭ
２は、特に制限されないが１６にバイトのような容置を
持つようにされ、この１６にバイトは、第２図に示すよ
うに２にバイトごとの８つのブロックＢＬ。〜ＢＬ、に
分割されているとみなされる。ＥＰＲＯＭ２はそのイネ
ーブル端子Ｅがロウレベルにされるとアクセスが不可能
にされる。保護回路３内のセキュリティバイト３は第２
図に示すように、上記８つに分割されたＥＰＲＯＭ２の
各ブロックに１対１で対応する８つのビットｂ。−ｂ７
でｔＩｌ！成されている。
保護回路３は、その詳細を図示しないが、８個のＦＡＭ
Ｏ８から成るメモリセル、アドレスバスＡＢのアドレス
データの特定の組合せをデコードするデコーダ、そのデ
コーダによって動作状態にされデータバスＤＢを介して
供給される書き込みデータに対応されたデータを各メモ
リセルに与える書き込み回路、及び８個のメモリセルに
それぞれ結合され、実質的に定常動作される読み出し回
路から構成される。回路３内の読み出し回路から出力さ
れる８ビツトのセキュリティ制御データは、デコーダ４
に供給される。特に制限されないが、保護回路３内の各
メモリセルは、書き込み回路が動作状態にされたときの
データバスＤＢのハイレベルに応じて書き込み状態にさ
れる。各メモリセルに対するプログラムは、ＦＡＭＯ３
を使用する通常のＥＰＲＯＭのそれと同様に、非可逆的
である。すなわち、以前の書：き込み動作において消去
状態もしくは非書き込み状態にされていたメモリセルは
、後の書き込み動作ににおいてマＹき込み状態にされ得
るけれども、逆への状態の変化は実質的にない。保護回
路３にデータが書き込まれると、その書き込まれたビッ
トｂｉに対応するＥＰＲＯＭ２内のブロックＢＬｉに書
き込まれたデータのアクセスが不可能にされる。
Ｏ８から成るメモリセル、アドレスバスＡＢのアドレス
データの特定の組合せをデコードするデコーダ、そのデ
コーダによって動作状態にされデータバスＤＢを介して
供給される書き込みデータに対応されたデータを各メモ
リセルに与える書き込み回路、及び８個のメモリセルに
それぞれ結合され、実質的に定常動作される読み出し回
路から構成される。回路３内の読み出し回路から出力さ
れる８ビツトのセキュリティ制御データは、デコーダ４
に供給される。特に制限されないが、保護回路３内の各
メモリセルは、書き込み回路が動作状態にされたときの
データバスＤＢのハイレベルに応じて書き込み状態にさ
れる。各メモリセルに対するプログラムは、ＦＡＭＯ３
を使用する通常のＥＰＲＯＭのそれと同様に、非可逆的
である。すなわち、以前の書：き込み動作において消去
状態もしくは非書き込み状態にされていたメモリセルは
、後の書き込み動作ににおいてマＹき込み状態にされ得
るけれども、逆への状態の変化は実質的にない。保護回
路３にデータが書き込まれると、その書き込まれたビッ
トｂｉに対応するＥＰＲＯＭ２内のブロックＢＬｉに書
き込まれたデータのアクセスが不可能にされる。
ＥＰＲＯＭ２にデータが書き込まれていない初期状態に
おいて（このとき、セキュリティビットにもデータは書
き込まれていない）、アドレスバスＡＢを介してＥＰＲ
ＯＭライタのような外部装置によって指定されたＥＰＲ
ＯＭ２のアドレスに、データバスＤＢより供給されたデ
ータの書き込みが行なわれる。このとき、そのデータの
機密を保護したい場合は、その後、書き込みの行なわれ
たブロックに対応するセキュリティバイトのビン！−に
１７１１＋が書き込まれる。例えば、第２図に図示した
ように、メモリブロックＢＬ２とＢＬ６に含まれるデー
タの機密を保護したい場合はセキュリティビットｂ２．
ｂｂに“１”が書き込まれる。これによってメモリブロ
ックＢＬ２とＢＬ、に含まれるデータの保護がなされる
。ここで、このビン１〜情報は常にデコーダ４に送出さ
れる。
おいて（このとき、セキュリティビットにもデータは書
き込まれていない）、アドレスバスＡＢを介してＥＰＲ
ＯＭライタのような外部装置によって指定されたＥＰＲ
ＯＭ２のアドレスに、データバスＤＢより供給されたデ
ータの書き込みが行なわれる。このとき、そのデータの
機密を保護したい場合は、その後、書き込みの行なわれ
たブロックに対応するセキュリティバイトのビン！−に
１７１１＋が書き込まれる。例えば、第２図に図示した
ように、メモリブロックＢＬ２とＢＬ６に含まれるデー
タの機密を保護したい場合はセキュリティビットｂ２．
ｂｂに“１”が書き込まれる。これによってメモリブロ
ックＢＬ２とＢＬ、に含まれるデータの保護がなされる
。ここで、このビン１〜情報は常にデコーダ４に送出さ
れる。
ＥＰＲＯＭ２のアドレスをアクセスするモードは２つあ
り、一方はＥＰＲＯＭモード信号ＥＰＭがロウレベルに
されたＣＰＵアクセスモードであり、他方はＥＰＲＯＭ
モード信号ＥＰＭがハイレベルにされたＥ Ｐ ＲＯＭ
直接モードである。ＣＰＵアクセスモードにおいては、
Ｅ Ｐ ＲＯＭ ２のデータの読み出しや書き込みが内
部のＣＰＵＩによってなされ、ＥＰＲＯＭ直接アクセス
モードにおいてはＥＰＲＯＭ２のデータの読み出しゃ書
き込みがＣＰＵＩとは無関係に、直接ＥＰＲＯＭライタ
のような外部装置によって行なわれる。
り、一方はＥＰＲＯＭモード信号ＥＰＭがロウレベルに
されたＣＰＵアクセスモードであり、他方はＥＰＲＯＭ
モード信号ＥＰＭがハイレベルにされたＥ Ｐ ＲＯＭ
直接モードである。ＣＰＵアクセスモードにおいては、
Ｅ Ｐ ＲＯＭ ２のデータの読み出しや書き込みが内
部のＣＰＵＩによってなされ、ＥＰＲＯＭ直接アクセス
モードにおいてはＥＰＲＯＭ２のデータの読み出しゃ書
き込みがＣＰＵＩとは無関係に、直接ＥＰＲＯＭライタ
のような外部装置によって行なわれる。
ＥＰＲＯＭモード信号ＥＰＭがロウレベルにされたＣＰ
Ｕモードでは、内蔵Ｅ Ｐ Ｒ７５Ｍアクセスの際ＣＰ
ＵＩより送出されるイネーブル信号ＣＥはハイレベルに
される。すなわち、イネーブル端子Ｅはデコーダ４より
出力されるデータセキュリティ制御信号ＣＥＤのレベル
とは無関係にハイレベルにされる。そのため、ＣＰＵモ
ードでは内部のＣＰＵＩによってＥＰＲＯＭ内のすべて
のアドレスのアクセスが可能となる。
Ｕモードでは、内蔵Ｅ Ｐ Ｒ７５Ｍアクセスの際ＣＰ
ＵＩより送出されるイネーブル信号ＣＥはハイレベルに
される。すなわち、イネーブル端子Ｅはデコーダ４より
出力されるデータセキュリティ制御信号ＣＥＤのレベル
とは無関係にハイレベルにされる。そのため、ＣＰＵモ
ードでは内部のＣＰＵＩによってＥＰＲＯＭ内のすべて
のアドレスのアクセスが可能となる。
ＥＰＲσＭ直接アクセスモードにおいて、外部から人出
力ボート５を介してアドレスバスＡＢにアドレス信号が
入力されると、そのアドレス信号はデコーダ４に入力さ
れ、デコードされる。デコーダ４は、そのデコードされ
たアドレス信号が上記セキュリティバイトによって指定
されたアドレスであるときはデータセキュリティ信号ｃ
ＥＤを出力する。そして、そのセキュリティ信号ＣＥＤ
はゲートＧ、の一方の入力端子に入力され、ゲートＧ□
はロウレベルの信号を出力し、これにょって、セキュリ
ティバイト３によって指定されたアドレスのＥ Ｐ Ｒ
６間へのアクセスが禁止され、データの機密保護がなさ
れる。
力ボート５を介してアドレスバスＡＢにアドレス信号が
入力されると、そのアドレス信号はデコーダ４に入力さ
れ、デコードされる。デコーダ４は、そのデコードされ
たアドレス信号が上記セキュリティバイトによって指定
されたアドレスであるときはデータセキュリティ信号ｃ
ＥＤを出力する。そして、そのセキュリティ信号ＣＥＤ
はゲートＧ、の一方の入力端子に入力され、ゲートＧ□
はロウレベルの信号を出力し、これにょって、セキュリ
ティバイト３によって指定されたアドレスのＥ Ｐ Ｒ
６間へのアクセスが禁止され、データの機密保護がなさ
れる。
一方、ＥＰＲＯＭのアドレスに書き込まれたデータの機
密保護をする必要がない場合は、そのデータの入ってい
るブロックに対応するセキュリティビットへの書き込み
はなされず、この場合、ＥＰＲσＭ直接モードでゲート
Ｇ工の出方はハイレベルにされる。そのため、書き込ま
れたデータの読みだしなど当該Ｅ Ｐ Ｒ？ＴｈＭブロ
ックヘのアクセスが外部より可能になる。
密保護をする必要がない場合は、そのデータの入ってい
るブロックに対応するセキュリティビットへの書き込み
はなされず、この場合、ＥＰＲσＭ直接モードでゲート
Ｇ工の出方はハイレベルにされる。そのため、書き込ま
れたデータの読みだしなど当該Ｅ Ｐ Ｒ？ＴｈＭブロ
ックヘのアクセスが外部より可能になる。
上記実施例では、いくつかのブロックに分割されたＥＰ
ＲＯＭに、そのブロックに１対１で対応するセキュリテ
ィビットを設け、また、外部からのアドレス信号をデコ
ードして上記セキュリティピッＩ〜によって指定された
アドレスであるときは、そのセキュリティビットに対応
したＥＰＲＯＭのアクセスを許容もしくは不可能にする
信号を出方するデコーダを設け、ＥＰＲＯＭのアドレス
アクセスの制御を行なうことにより、ｌＥＰＲＯＭのＥ
’Ｆき込み及びアクセスの禁止が独立した各ブロックご
とに行なえるという作用により、ＥＰＲＯＭに書き込ま
れたデータのうち、所望のデータのみを機密に保護でき
るという効果が得られる。
ＲＯＭに、そのブロックに１対１で対応するセキュリテ
ィビットを設け、また、外部からのアドレス信号をデコ
ードして上記セキュリティピッＩ〜によって指定された
アドレスであるときは、そのセキュリティビットに対応
したＥＰＲＯＭのアクセスを許容もしくは不可能にする
信号を出方するデコーダを設け、ＥＰＲＯＭのアドレス
アクセスの制御を行なうことにより、ｌＥＰＲＯＭのＥ
’Ｆき込み及びアクセスの禁止が独立した各ブロックご
とに行なえるという作用により、ＥＰＲＯＭに書き込ま
れたデータのうち、所望のデータのみを機密に保護でき
るという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングルチップのマ
イクロコンピュータに適用した場合について説明したが
、それに限定されるものではなく、Ｅ Ｅ Ｐ Ｒ７５
Ｍ （Ｅｌｅｃｔｒｉｃａｌｌｙ ＥｒａｓａｂｌｅＰ
ｒｏｇｒａｍａｂｌｅ ＲＯＭ）等地の不揮発性メモリ
を内蔵するＬＳＩ一般に適用できる。
をその背景となった利用分野であるシングルチップのマ
イクロコンピュータに適用した場合について説明したが
、それに限定されるものではなく、Ｅ Ｅ Ｐ Ｒ７５
Ｍ （Ｅｌｅｃｔｒｉｃａｌｌｙ ＥｒａｓａｂｌｅＰ
ｒｏｇｒａｍａｂｌｅ ＲＯＭ）等地の不揮発性メモリ
を内蔵するＬＳＩ一般に適用できる。
［発明の効果コ
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、ＬＳＩに内蔵されたＥＰＲＯＭのような不揮
発性メモリに書き込まれたデータのうち所望のデータの
機密を保護することができる。
発性メモリに書き込まれたデータのうち所望のデータの
機密を保護することができる。
第１図は本発明が適用されたシングルチップマイクロコ
ンピュータの一実施例を示すブロック図、第２図はセキ
ュリティバイ１〜とＥＰＲＯＭブロックとの対応関係を
示す説明図。
ンピュータの一実施例を示すブロック図、第２図はセキ
ュリティバイ１〜とＥＰＲＯＭブロックとの対応関係を
示す説明図。
Claims (1)
- 【特許請求の範囲】 １、複数ビットのセキュリティビットと、かかるセキュ
リティビットに対応される複数のブロックを持つ不揮発
性メモリと、上記不揮発性メモリに対するアドレス信号
とセキュリティビットとに基づいて上記アドレス信号が
上記不揮発性メモリの上記セキュリティビットに対応す
るブロックをアクセスするアドレスを示しているときは
、そのブロックヘの外部からのアクセスを不可能にする
機密保護手段を備えていることを特徴とする不揮発性メ
モリ内蔵ＬＳＩ。 ２、上記セキュリティビットは、書き込み可能な不揮発
性メモリからなることを特徴とする特許請求の範囲第１
項記載の不揮発性メモリ内蔵ＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006470A JPS62165253A (ja) | 1986-01-17 | 1986-01-17 | 不揮発性メモリ内蔵ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006470A JPS62165253A (ja) | 1986-01-17 | 1986-01-17 | 不揮発性メモリ内蔵ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62165253A true JPS62165253A (ja) | 1987-07-21 |
Family
ID=11639340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61006470A Pending JPS62165253A (ja) | 1986-01-17 | 1986-01-17 | 不揮発性メモリ内蔵ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62165253A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02230444A (ja) * | 1989-03-03 | 1990-09-12 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH03283095A (ja) * | 1990-03-29 | 1991-12-13 | Nec Corp | 記憶装置 |
| US6453397B1 (en) | 1998-12-14 | 2002-09-17 | Nec Corporation | Single chip microcomputer internally including a flash memory |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718199B2 (ja) * | 1975-12-11 | 1982-04-15 | ||
| JPS5718200B2 (ja) * | 1971-09-28 | 1982-04-15 | ||
| JPS5928300A (ja) * | 1982-08-09 | 1984-02-14 | Usac Electronics Ind Co Ltd | 半導体装置 |
| JPS59207494A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 論理ｌｓｉにおけるデ−タ保護回路 |
-
1986
- 1986-01-17 JP JP61006470A patent/JPS62165253A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718200B2 (ja) * | 1971-09-28 | 1982-04-15 | ||
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| JPS5928300A (ja) * | 1982-08-09 | 1984-02-14 | Usac Electronics Ind Co Ltd | 半導体装置 |
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| JPH03283095A (ja) * | 1990-03-29 | 1991-12-13 | Nec Corp | 記憶装置 |
| US6453397B1 (en) | 1998-12-14 | 2002-09-17 | Nec Corporation | Single chip microcomputer internally including a flash memory |
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