JPS6217030B2 - - Google Patents

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Publication number
JPS6217030B2
JPS6217030B2 JP12531779A JP12531779A JPS6217030B2 JP S6217030 B2 JPS6217030 B2 JP S6217030B2 JP 12531779 A JP12531779 A JP 12531779A JP 12531779 A JP12531779 A JP 12531779A JP S6217030 B2 JPS6217030 B2 JP S6217030B2
Authority
JP
Japan
Prior art keywords
film
etched
plasma
treatment
silicon
Prior art date
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Expired
Application number
JP12531779A
Other languages
English (en)
Other versions
JPS5651579A (en
Inventor
Yukio Tanuma
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
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Publication of JPS5651579A publication Critical patent/JPS5651579A/ja
Publication of JPS6217030B2 publication Critical patent/JPS6217030B2/ja
Granted legal-status Critical Current

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  • ing And Chemical Polishing (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Description

【発明の詳細な説明】 本発明は改良されたプラズマエツチング方法に
関する。
近年、平行平板電極に高周波(RF)電力を印
加し、導入したCF4やC2F6などのフロロカーボン
系ガスを放電させてガスプラズマを前記電極間に
形成せしめ、このガスプラズマ中の正イオンによ
り減圧下で前記電極上に置かれた半導体ウエーハ
(基体)表面の被膜をエツチングすることが行な
われている。
しかしプラズマエツチングに際しては半導体基
体表面のダメージは避けられず、殊にエツチング
終了の余裕度をみてオーバーエツチングを行なう
ために半導体基体表面は相当にエツチング雰囲気
にさらされることになる。このためシリコン表面
に欠陥層が形成され、又この欠陥層はC,F等の
有機物や装置に起因するFe,Ni,Cr等の重金属
で汚染され、PN接合リーフやフイールド電流の
不良を引き起こす原因となつたりする。
このダメージ層はその後の表面の熱酸化により
スタツキングフオールト(OSF:Oxidation
induced Stacking Fault)と呼ばれる膨大な結晶
欠陥を誘発する。
本発明は上記事情に鑑みて為されたもので、半
導体装置製造の一工程として半導体基体表面の被
膜をプラズマエツチングしたのち、このエツチン
グ箇所に対して酸化、酸化物除去、重金属除去処
理をこの順に繰り返し行なうことを特徴とする、
電気特性の改善を図ることの出来るプラズマエツ
チング方法を提供するものである。
以下本発明の実施例を図面を参照して詳述す
る。
先ずシリコン基板1にバツフアオキサイドとし
て600Å厚のシリコン酸化膜2を形成し、さらに
選択酸化用のシリコン窒化膜3及びレジストマス
ク4を形成する(第1図a)。次に先述平行平板
型プラズマエツチング装置でCF4+H2ガスを
10-3Torrのもとで放電させてプラズマエツチン
グを行ないフイールド部のシリコン窒化膜3及び
シリコン酸化膜2をエツチングする(第1図
b)。このとき基板1表面はプラズマ雰囲気にさ
らされ、イオン衝撃を受けて欠陥層が形成され、
同時にこの欠陥層は先述有機物や重金属で汚染さ
れる。又、1表面上には前記汚染物が付着してい
る。
ここで先ず硫酸:過酸化化水素水=3:1で10
分間煮沸して(酸化処理)から水洗し、さらに稀
弗酸0.5〜1%水溶液に30秒間浸けて酸化膜を除
去して水洗する。次に王水中で10分間煮弗(重金
属除去処理)して水洗する。以上の操作を数回繰
り返すことによりOSFは著しく減少した。
第2図にはその繰り返し回数とOSF密度
(コ/cm2)との関係を示す(曲線A)。曲線B,C
は比較の為に夫々王水処理と弗酸処理とを入れ換
えた場合、王水処理を行なわなかつた場合につい
て示す。この結果曲線Aに示した本実施例の処理
は繰り返しによりOSF密度は著しく減少するこ
とが認められる。OSF観察では1μ厚の熱酸化
膜を成長させた後これを剥離し、さらに基板表面
をエツチング処理してエツチピツト(結晶欠陥に
対応)をカウントした。曲線Cに示した処理では
OSFは著しく、曲線Bに示した処理でも面内に
互いに垂直な方向に並ぶピツト像が多数認められ
た。
第1図bに示した工程の後はCVD SiO2膜5を
0.5μ堆積してPOCガス中で高温熱処理を行
ない(第1図c)、SiO2膜5を除去し、1×1013
cm-2のフイールドボロンイオン注入層6を形成す
る(第1図d)。第1図cに示したCVD SiO2
5堆積及びPOC処理は必ずしも必要でな
い。
こののち、ウエツト酸化で1μ厚のフイールド
酸化膜7を熱酸化形成し(第1図e)、膜2,3
を除去し(第1図f)、ゲート酸化膜8、多結晶
シリコン9、レジストマスク10を形成して(第
1図g)、レジストマスク10をエツチングマス
クとして先述したと同様に多結晶シリコン膜9、
ゲート酸化膜8をプラズマエツチングし、n+
オン注入層11,11′を形成する(第1図h)。
次にCVD SiO2膜12を堆積し、POC中で
の高温熱処理を経て(第1図i)、BPSG堆積1
3(第1図j)、レジスト14によるコンタクト
孔開口(第1図k)を行ないA電極15を形成
して(第1図)MISトランジスタを形成する。
尚、弗酸水溶液の濃度は0.1%以上とし、10秒
以上浸漬することが好ましく、又王水の代わりに
塩酸:過酸化水素水:水=1:1:5の混合液で
煮沸しても上記実施例と同様な効果が得られた。
又、プラズマエツチングする半導体基体表面の
被膜としては酸化シリコンの他窒化シリコン膜、
多結晶シリコン膜さらには金属・シリコン合金膜
が使用出来る。
【図面の簡単な説明】
第1図a〜は本発明の実施例を各工程に従い
示す断面図、第2図は本発明効果を示す特性図で
ある。

Claims (1)

    【特許請求の範囲】
  1. 1 減圧下で導入ガスを放電せしめてガスプラズ
    マを形成し、半導体装置製造の一工程として半導
    体基体表面の被膜をエツチングしたのち、溶液中
    で前記エツチング箇所に対して酸化,酸化物除
    去,重金属除去処理をこの順に行なうことを特徴
    とするプラズマエツチング方法。
JP12531779A 1979-10-01 1979-10-01 Plasma etching method Granted JPS5651579A (en)

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JPS5651579A JPS5651579A (en) 1981-05-09
JPS6217030B2 true JPS6217030B2 (ja) 1987-04-15

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01281748A (ja) * 1988-05-07 1989-11-13 Fujitsu Ltd 半導体装置の製造方法

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JPS5651579A (en) 1981-05-09

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