JPS6217239B2 - - Google Patents

Description

【発明の詳細な説明】

〔発明の技術分野〕 本発明は、電子楽器に於ける周波数制御装置に
関する。 〔発明の背景〕 従来より、周波数情報を記憶するメモリ、例え
ばROMの容量を少なくするために、特定のオク
ターブの情報をメモリに記憶させておき、他のオ
クターブの情報はこのメモリに記憶されている周
波数情報を、オクターブに応じてシフトして生成
することが行われている（例えば特開昭53−
49419号公報参照）。 しかしこのようなシフト処理を行うには、多ビ
ツトのデータをシフトするためのシフト回路が必
要になり、ハード的に負担が大きくなるという欠
点があつた。 〔発明の目的〕 この発明は、上記事情に鑑みてなされたもの
で、簡単な回路構成で、楽音の音階周波数に対応
する音階クロツクを生成するようにした電子楽器
に於ける周波数制御装置を提供することを目的と
する。 〔発明の要点〕 この発明は上記目的を達成するために、出力楽
音の音階コードに応じて、出力波形の各ブロツク
毎にその時間長を決定する周波数情報を周波数情
報メモリから読出し、これを加減算手段にプリセ
ツトし、加減算手段では、このプリセツトされた
周波数情報に対し、発生すべき楽音のオクターブ
コードに応じて、値が２ⁿ（ｎは整数で、オクタ
ーブコードにより決まる）倍された制御値を、基
準タイミング毎に繰返し加減算し、この結果が所
定条件を満足するようになつたとき音階クロツク
を発生して出力波形のブロツクの歩進を行わせる
と共に、再度周波数情報メモリから選択的に読出
される周波数情報をプリセツトするようにしたこ
とを要点としている。 〔発明の実施例〕 以下、本発明に係る電子楽器に於ける周波数制
御装置の実施例を図面に基づいて詳述する。 ＜基本概念＞ 先ず、それに先立つて本システムの電子楽器の
基文概念を第１図の原理構成図に関連して説明す
ることにする。 第１図に於いて、１は図示せぬ演奏キー群（例
えば４オクターブ、12音階の基本音域を可能とす
る48個の音高キー）の各キー操作に対応して夫々
異なる音高入力コードを記憶する音高入力コード
レジスタであり、この音高入力コードは音階クロ
ツク周波数制御を行う音階周期設定回路２に供給
される。従つて、この音階周期設定回路２からの
音高入力コードの夫々に応じて異なる音階クロツ
ク周波数信号が発生され、楽音波形の１周期を複
数ステツプで計数する周期計数回路３に計数歩進
信号として供給する。周期計数回路３は好ましく
はバイナリに計数動作する計数器で構成されるも
ので、本例では「１」、「２」、「４」、「８」、
「16」、「32」、「64」「128」でウエイト付けされた
８ビツトでなり、10進数の「０」〜「255」迄の
「256」の計数状態を得る回路であり、これによつ
て楽音波形の１サイクルが「256」進の各計数値
に対応する「256」の計数ステツプで表わされる
ことになる。そして、この「256」の計数ステツ
プは、１以上の特定ステツプ数を１つの単位とし
てブロツク化され、１サイクルがｍブロツクに分
割されるようになる。即ち、この例ではｍ＝16の
「16」ブロツクに分割され、１つのブロツクは
「16」の計数ステツプ（10進数の「０」〜「15」
の計数状態）で表わされるようになり、従つて周
期計数回路３の「16」、「32」、「64」、「128」のウ
エイト段を表わされる４ビツトの計数値状態を時
間的推移に伴う「16」のブロツクのアドレスとし
て対応付けることができ、それを第１表に示して
ある。

【表】

【表】 周期計数回路３の８ビツトの各段の出力は前記
音階周期設定回路２に供給され、後に詳述される
様に前記音高入力コードに対応した音階クロツク
周波数信号の出力周波数制御を行わせしめるよう
になる。更に、周期計数回路３の上位４ビツト
（ウエイト「16」、「32」、「64」、「128」）の出力
は
デコーダ４を介して16ビロツクのブロツクアドレ
ス信号としてブロツク毎の波形プログラム指定部
５に供給される。この波形プログラム指定部５は
１周期の楽音波形の「０」〜「15」で指示され
る。ブロツクアドレスの夫々での波形の立上り、
立下りの振幅の変化量（本例では「０」、「１」、
「２」、「４」の絶対値）を＋（アツプ）、−（ダウ
ン）を伴つて指示するもので、この振幅の変化量
（即ち微分値）を微分係数値と呼ぶことにする。 波形プログラム指定部５でブロツクアドレス毎
に指定される微分係数値及び「＋」、「−」の指示
信号はデコーダ４からのブロツクアドレス信号に
同期して順次出力され、乗算回路６に供給され
る。又、乗算回路６には演奏キーの操作時からの
時間経過に伴つて演奏音量を増大若しくは減少さ
せる為の音量制御をデイジタル的に制御する音量
曲線作成カウンタ（以下エンベロープカウンタと
呼ぶ）７の制御値（カウンタの計数値）が供給さ
れ、結局、この制御値と波形プログラム指定部５
の微分係数値及びその「＋」、「−」指示に従つて
決定される正、負の値とがブロツクアドレスに同
期して乗算されることになる。前記エンベロープ
カウンタ７は後述される各種音量曲線（以下エン
ベロープと呼ぶ）モードのうちの選択指示された
１つのモードに従つて指定クロツク（エンベロー
プクロツクと呼ぶ）を、後述するアタツク、デイ
ケイ、リリースの夫々の音量制御状態に応じてア
ツプ若しくはダウン計数制御するものである。つ
まり、エンベロープカウンタ７の計数値は「０」
〜「31」の整数値であり、これをエンベロープ係
数値（Ｅで表わす）と呼ぶことにする。エンベロ
ープモードの１つの例を第２図に示す。 而して、波形プログラム指定部５でブロツクア
ドレス毎にあらかじめ指定された前記微分係数値
は第２図で示した当該のエンベロープ係数値Ｅの
整数倍を「＋」又は「−」を伴つて指示するよう
に指定されるもので、その動作として前記乗算回
路６で±（微分係数値×エンベロープ係数値Ｅ）
が行われるのである。即ち、第３図はその一例を
図解したもので、楽音波形１周期のブロツクアド
レス「０」〜「15」の夫々のブロツクの微分係数
値に対するエンベロープ係数値Ｅとの関係を示し
ており、従つて、第２図の場合に於けるエンベロ
ープ係数値Ｅが「５」、「10」、「20」、「30」の時点
（第２図では×印で示してある）での音量制御値
を含んだ楽音波形の相対的大きさの変化量は、第
４図Ａ，Ｂ，Ｃに示した如くになる。勿論、楽音
波形の相対的変化は時間経過に伴う当該エンベロ
ープ係数値Ｅによつて逐次推移していくのであ
る。尚、本例ではブロツクアドレス「０」のみは
微分係数値、「＋」、「−」の指定は行われず常に
変化量は零となつている。 前記乗算回路６の出力はアダー８の一方入力側
に供給され、更にアダー８出力は累算器９を介し
てアダー８の他方入力側に帰還されるもので、従
つて前回のブロツクの乗算出力値に対して今回の
ブロツクの乗算出力値である変化量が累算される
もので、結局、前述した第３図、第４図Ａ，Ｂ，
Ｃの楽音波形図はこの累算器９の出力として取り
出されるのである。そして、累算器９の出力は
Ｄ／Ａ変換（デイジタル−アナログ変換）器１０
を介してスピーカ１１により操作された演奏キー
に対応する楽音として発音されるのである。 ＜基体的構成＞ 次に、本発明を具体的な構成例の中で詳述する
ものであるが、それに先だつて以下の図面で用い
られている論理記号についての説明が第５図Ａ，
Ｂ，Ｃ，Ｄ，Ｅに示されており、その中には各論
理記号に対応する論理式、真理表、一般的論理記
号が、又組合わせ回路例が記されている。そこで
特に注意を要することは、オアゲート及びアンド
ゲートの入力ラインに付されたインバータ記号は
そのゲートのみにしか有効でないということであ
り、詳細は各図の組み合わせ回路例を参照された
い。 第６図は第７図Ａ，Ｂ，Ｃ，Ｄの図面結合状態
を示してある。第７図Ａに於いて、２０は４ビツ
ト（「１」、「２」、「４」、「８」ウエイト）の入出
力端を有し、矢印方向に４ビツトパラレルにシフ
トする８本のラインメモリで構成される音階コー
ドレジスタ、２１は２ビツト（「１」、「２」ウエ
イト）の入出力端を有し矢印方向に２ビツトパラ
レルにシフトする８本のラインメモリで構成され
るオクターブコードレジスタであり、夫々操作さ
れた演奏キーに対応する音階コード、オクターブ
コードを記憶するようになる。即ち、後述される
演奏キーの操作に関連する入力指示信号の発生に
同期して対応する音階コード、オクターブコード
がアンドゲート２２〜２７、オアゲート２８−１
〜２８−４、オアゲート２９，３０を介して夫々
音階コードレジスタ２０、オクターブコードレジ
スタ２１に入力されるのである。そして、入力さ
れた音階コード、オクターブコード（以下音高コ
ードと呼ぶ）はシフトパルスφ_０（本システムの
基本クロツクである）によつて順次矢印方向にパ
ラレルシフトされ、８φ_０のシフト時間後に各出
力端より夫々インヒビツトゲート３１−１〜３１
−４及びインヒビツトゲート３２，３３を介して
再び循環入力される所謂ダイナミツクシフト動作
を行うものである。そして、新たな入力指示信号
に同期してインヒビツトゲート３１−１〜３１−
４及びインヒビツトゲート３２〜３３を閉じるこ
とにより各レジスタ２０，２１にある音高コード
は消去されるように制御される。 また、音階コードレジスタ２０、オクターブコ
ードレジスタ２１は８本のラインメモリを有して
いる為、例えば最大８通りの演奏キーを同時に操
作しても入力指示信号に同期して対応する音階入
力コード、オクターブ入力コードをタイミング順
位に従つて順次入力させ夫々ダイナミツクシフト
し、循環保持することができるのである。つま
り、８つの音を時分割的に制御するのである。本
システムにおける音階コード、オクターブコード
は第２表及び第３表に記されるものである。

【表】

【表】 ３４は楽音波形１周期（サイクル）を、前記音
階コードレジスタ２０、オクターブコードレジス
タ２１に循環記憶されている音高コードに従つて
夫々周期計数する周期計数レジスタで、前述の音
階コードレジスタ２０、オクターブコードレジス
タ２１と同様に矢印方向にシフトパルスφ_０によ
つて順次ダイナミツクにシフトする８本のライン
メモリを有して構成されている。この周期計数レ
ジスタ３４は基本的には楽音波形の１サイクルを
時間的推移に伴つて16のブロツクに分割する為に
各ブロツクのアドレスに対応する計数値を記憶す
る４ビツト16進（第１表に示した「０」〜「15」
の16ブロツクのブロツクアドレスに対応する）か
らなるブロツク計数レジスタ３４−１と、このブ
ロツク計数歩進を指令する加算タイミング信号を
取り出す為に後に詳述されるブロツク毎のステツ
プ数制御を行なう４ビツト16進の周期計数レジス
タ（TCレジスタ）３４−２及びブロツク計数レ
ジスタ３４−１のサイクル毎に計数歩進される３
ビツト８進のサイクル数レジスタ３４−３から構
成されてなる。ブロツク計数レジスタ３４−１及
びサイクル数レジスタ３４−３の各出力から発生
する各ラインメモリの計数内容は後述するブロツ
ク毎の変形プログラム指定部３５をそのまま通過
し、第７図Ｂのアダー３６、更には循環ゲートで
あるインビツトゲート３７−１〜３７−７を介し
て夫々ダイナミツクに循環保持されるもので、こ
の循環サイクルにおいてバイナリに計数歩進する
アダー３６は前述した加算タイミング信号発生時
に「＋１」歩進されるのである。また、ブロツク
計数レジスタ３４−１の４ビツト（「１」、「２」、
「４」、「８」ウエイト）出力（第８図ａ参照）は
16のブロツクアドレスの中の特定ブロツクアドレ
スを検出する為のブロツク状態検出回路３８に供
給され、その出力より第８図ｂに示した「０」
ブロツクアドレス信号が、出力，，，よ
り夫々第８図ｃに示した出力信号が取り出され
る。その中で出力〜は後に詳述される音階毎
のステツプ補正数を決める音階ステツプマトリツ
クス回路３９に供給される。即ち、ブロツク状態
検出回路３８の出力はインバーテイドアンドゲ
ート３８−１、インヒビツトゲート３８−２，３
８−３を順次直列に接続することによつてウエイ
ト「１」、「２」、「４」、「８」が共に“０”である
〔１・２・４・８〕の条件にて「０」ブロツクア
ドレス信号を、出力はウエイト「１」の出力を
そのまま取り出し奇数ブロツクアドレス信号を、
出力はウエイト「１」が“０”で且つウエイト
「２」が“１”である〔１・２〕の条件をとるイ
ンヒビツトゲート３８−４により「２」、「６」、
「10」、「14」ブロツクアドレス信号を、出力は
ウエイト「４」が“１”で且つウエイト「２」、
「１」が共に“０”である〔４・２・１〕の条件
を取る為にインヒビツトゲート３８−５，３８−
６を順次直列接続して「４」、「12」ブロツクアド
レス信号を、出力はウエイト「８」が“１”で
ウエイト「４」、「２」、「１」が“０”である
〔８・４・２・１〕の条件を取る為にインヒビツ
トゲート３８−７〜８３−９を剰次直列接続し
「８」ブロツクアドレス信号を夫々出力するので
ある。 一方、周期計数レジスタ（TCレジスタ）３４
−２の４ビツト各段の出力はアダー４０の入力
へ、このアダー４０の５ビツト各段の出力は減算
器（サブトラクター）４１に接続され、更にサブ
トラクタ４１の４ビツト出力は循環制御ゲートで
あるインヒビツトゲート４２−１〜４２−４を介
して夫々対応するビツト段の入力側に帰還される
ようになつている。また周期計数レジスタ３４−
２の各段出力は前記したアダー３６に供給される
加算タイミング信号を各オクターブに応じて出力
する加算タイミング発生回路４３及び「１」、
「２」、「４」ウエイトの３ビツトの出力は後述す
るウエイトシフト回路４４に供給される。更に、
この加算タイミング発生回路４３及びウエイトシ
フト回路４４には前記オクターブコードレジスタ
２１から出力される２ビツトの出力状態により第
１〜第４のオクターブ信号０_１〜０_４を発生する
オクターブコードデコーダ４５の出力信号が結合
される。即ち、オクターブコードデコーダ４５の
インバーテイドアンドゲート４５−１は第１オク
ターブ信号０_１を、インヒビツトゲート４５−２
は第２オクターブ信号０_２を、インヒビツトゲー
ト４５−３は第３オクターブ信号０_３を、アンド
ゲート４５−４は第４オクターブ信号０_４を夫々
前記した第３表に示したコード状態を検出するこ
とによつて出力するものである。オクターブ信号
０_１〜０_３は加算タイミング発生回路４３のアン
ドゲート４３−１，４３−２，４３−３に夫々供
給され、オクターブ信号０_２はウエイトシフト回
路４４のアンドゲート４４−１に、オクターブ信
号０_３はアンドゲート４４−２と４４−３に、オ
クターブ信号０_４はアンドゲート４４−４，４４
−５及び４４−６に供給される。加算タイミング
発生回路４３のアンドゲート４３−１には周期計
数レジスタ３４−２の「１」、「２」、「４」ウエイ
トの出力信号がオアゲート４３−４，４３−５を
介して結合され、オアゲート４３−４から出力さ
れる「２」、「４」ウエイトの出力信号はアンドゲ
ート４３−２に、更に「８」ウエイトの出力信号
はアンドゲート４３−３に結合されてなる。ま
た、これらアンドゲートの出力はインヒビツトゲ
ート４３−６，４３−７、インバーテツドアンド
ゲート４３−８に夫々結合され、更にインバーテ
ツドアンドゲート４３−８にはウエイト「８」の
出力信号が結合されてなる。そして、これらイン
バーテツドアンドゲート４３−８の出力はインヒ
ビツトゲート４３−７へ、更にインヒビツトゲー
ト４３−７の出力はインヒビツトゲート４３−６
に直列的に接続され、インヒビツトゲート４３−
６の出力より前記した加算タイミング信号を得る
ようになる。 即ち、第９図に１つのラインメモリでは周期計
数レジスタ３４−２の計数慈状態（第９図ａ）で
示してある図面から理解される様に、加算タイミ
ング発生回路４３における出力ライン，，
に夫々出力された第９図ｂに示した出力信号はオ
クターブコードデコーダ４５からのオクターブ信
号０_１〜０_４の夫々の発生出力に同期してインヒ
ビツトゲート４３−６の出力より第９図ｃの出
力信号として取り出されるのである。つまり、第
１オクターブ信号０_１では周期計数レジスタ３４
−２が「０」計数時のみ、第２オクターブ信号０
_２では「０」と「１」の計数時のみ、３オクター
ブ信号０_３では「０」〜「３」の計数時のみ、第
４オクターブ信号０_４で「０」〜「７」の計数時
のみ加算タイミング発生回路４３より加算タイミ
ング信号として出力されるのである。そして、こ
のように得られた加算タイミング信号はアダー４
０に「＋８」加算指令信号として、またアンドゲ
ート４６−１〜４６−４にゲート開放信号として
供給されると共に第７図Ｂのアダー３６に「＋
１」加算指令信号としても印加される。 一方、オクターブコードデコーダ４５から出力
されるオクターブ信号０_１，０_２，０_３，０_４は
前記加算タイミング発生回路４３を通過して第７
図Ｂにおける前記サブトラクター４１に夫々「−
１」、「−２」、「−４」、「−８」の指令信号として
供給される。従つて、周期計数レジスタ３４−２
→アダー４０→サブトラクター４１→周期計数レ
ジスタ３４−２の循環ループ内では、基本的には
周期計数レジスタ３４−２から出力される計数記
憶値に対してアダー４０にて前記加算タイミング
信号に同期して「＋８」加算され、更にその加算
結果はオクターブ信号０_１〜０_４に応じた数値
（オクターブ信号０_１では「−１」、オクターブ信
号０_２では「−２」、オクターブ信号０_３では
「−４」、オクターブ信号０_４では「−８」）で減
算される動作が行われるのである。そして、アダ
ー４０には前記加算タイミング信号の発生に同期
して開放されるアンドゲート４６−１〜４６−４
から音階に応じたステツプ補正数が前記ブロツク
計数レジスタ３４−１のブロツク計数状態に応じ
て前記音階ステツプマトリツクス回路３９より供
給されるのである。即ち、楽音波形の１サイクル
は時間推移に伴つて16のブロツクアドレスからな
り、各ブロツクアドレスは基本クロツクφ_０の８
倍以上のクロツク数（基本クロツク周期の８倍の
周期以上）からなることになる。この基本クロツ
クφ_０の１発が楽音波形の１ステツプに相当し、
結局各ブロツクアドレスは８ステツプ以上という
ことになる。楽音波形１サイクルの「16」ブロツ
クアドレス中の夫々が８ステツプ総計128ステツ
プ数とする場合が本システムにおける最高音であ
る（実際には後述から解る様に本システムでは
130ステツプ数を最高音Ｃ＃_７）としている）。而
して、最高音のステツプ数から１オクターブ不迄
の間の各音階間のステツプ数を¹²√２倍の等比級
数の関係になるように増やすことにより、順次音
階に応じて長い周期となり低い音を得ることにな
る。 この音階に応じた周期設定の為のステツプ補正
数が次に説明する音階ステツプマトリツクス回路
３９に組み込まれているのである。第７図Ｂの音
階ステツプマトリツクス回路３９は、基本的には
周期計数レジスタ３４の計数の進み（＋）による
周期設定値を粗数と微数とに分けて音階に応じて
周期制御を行わせる制御値を記憶しているのであ
る。而して、前述したブロツク状態検出回路３８
の出力，，，の出力信号及び前記音階コ
ードレジスタ２０の４ビツト出力が入力される。
そして、この音階ステツプマトリツクス回路３９
には第２表に示した12音階の夫々のコード状態を
検出するアンド機能マトリツクス回路３９−１が
設けられており、音階に対応した12の出力ライン
〜（図に表わされているＣ音階検出ライン〜
Ｃ＃音階検出ライン）が取り出され、第１のオア
機能マトリツクス回路３９−２、第２のオア機能
マトリツクス回路３９−３を通過してアンドゲー
ト３９−４〜３９−１４に結合されている。第１
のオア機能マトリツクス回路３９−２は各音階毎
にＣ〜Ｃ＃の順に「０、０、１、１、２、２、
３、４、５、５、６、７」の微数を制御するステ
ツプ加数を出力ラインX₁，X₂，X₃の３本よりな
るコード状態で出力するもので、そのステツプ加
数は音階毎に16ブロツクの夫々に加数されるので
ある。即ち、第４表に示した如くである。

【表】 第２のオア機能マトリツクス回路３９−３は楽
音波形の１サイクルの各音階に対して粗数に対応
してステツプ補正加数を与える為の回路であり、
その場合、ステツプ補正加数値を複数のブロツク
アドレスのタイミングに於いて、ならして平均的
に加えるためにブロツク状態検出回路３８から出
力される〜の出力を各音階に応じて選択する
もので、第８図ｄに示した如く音階に応じて
“〇”印で示したブロツクアドレスが選択され
る。即ち、この選択されたブロツクアドレスの複
数が粗数の制御タイミングとなるのである。そし
て、その選択信号は音階に応じた前記アンドゲー
ト３９−４〜３９−１４に供給されるようにな
る。更に、アンドゲート３９−４〜３９−１４の
出力はオアゲート３９−１５〜３９−２５の直列
回路に接続され、最終オアゲート３９−２５の出
力ラインX₄から音階毎に「１」〜「15」のうち
の選択されたブロツクアドレスに「＋１」補正信
号が出力される。即ち、音階ステツプマトリツク
ス回路３９から出力されるステツプ補正数は周期
制御値となり〔微数を制御するステツプ加数＋粗
数に応じたステツプ補正加数〕である。而して、
音階ステツプマトリツクス回路３９の出力ライン
X₁，X₂，X₃，X₄からの出力信号は前記ブロツク
状態検出回路３８から出力される「０」ブロツク
アドレス信号の発生時以外でゲートの開かれるイ
ンヒビツトゲート４７−１〜４７−４に供給され
る。インヒビツトゲート４７−１〜４７−３は
夫々対応するオアゲート４８−１〜４８−３を介
して夫々アンドゲート４６−２〜４６−４に供給
されると共にインヒビツトゲート４７−４の出力
はアンドゲート４６−１に供給されている。従つ
て、「０」ブロツクアドレス信号以外では前記加
算タイミング信号の発生に同期して「＋８」と共
に前記したブロツクアドレス毎のステツプ加数及
び選択されたブロツクアドレスに対して「＋１」
されるステツプ補正加数がアダー４０に加算信号
として供給されることになる。また、ブロツク状
態検出回路３８から出力される「０」ブロツクア
ドレス信号発生時にはオアゲート４８−４、アン
ドゲート４６−２を介して「＋２」補正値が印加
され前記加算タイミング信号の発生に同期して
「＋８」加算と共に加算されることになる。結
局、アダー４０に供給される音階によるブロツク
アドレス毎の加算値は最高オクターブ（第４オク
ターブ信号O₄）で第１０図に示す如くになり、更
に、この値が各ブロツクアドレス内のステツプ数
（基本クロツク数）に対応するようになるもの
で、各音階の楽音波形の１サイクルのステツプ数
が同じく第１０図の右欄に示してある。即ち、各
音階間のステツプ数が¹²√２倍の関係となつてい
るのである。勿論、アダー４０に供給される前述
した加算タイミング信号はオクターブ信号O₁〜
O₄に応じて異なり且つサブトラクター４１で減
算される値もオクターブ信号O₁〜O₄によつて異
なり、オクターブが低くなる（オクターブ信号
O₁方向）に従つて楽音波形の１サイクルの周期
が長くなるのである。 而して、前記周期計数レジスタ３４及び音階コ
ードレジスタ２０、オクターブコードレジスタ２
１は８本のラインメモリを有し、各レジスタの矢
印方向の１サイクルは８φ_０のシフトパルスで１
循する為、楽音波形の制御は該１循を基準として
行われ、更に本システムによれば以下に述べるシ
フトメモリを用いることによりレジスタの１循内
の任意の位置での制御が可能となる。 即ち、本システムでは第７図Ｃにおける出力音
発生部側（Ｄ／Ａ変換回路の直前）に８本のライ
ンメモリを矢印方向に併設し、基本クロツクφ_０
でシフト動作するシフトメモリ４９を設けてな
る。このシフトメモリ４９は第７図Ａに於ける前
述したウエイトシフト回路４４から出力される３
ビツト（「１」、「２」、「４」ウエイト）で表わさ
れるコードによつて８本のラインメモリのいずれ
かがアドレス指定されるようになつており、出力
側に近いラインメモリから順にアドレス「０」〜
「７」になつている。即ち、このアドレス指定に
より最大８φ_０シフトタイムの遅延が可能となる
のである。また、このシフトメモリ４９のアドレ
スは第７図Ａの加算タイミング発生回路４３から
出力される加算タイミング信号が第７図Ｃのアン
ドゲート５０，５１を介して供給されたときのみ
指定されるのであり、このシフトメモリ４９に印
加されるアンドゲート５１の出力信号をイネーブ
ル信号と呼ぶ。 第７図Ａに於けるウエイトシフト回路４４のア
ンドゲート４４−１，４４−３及び４４−６には
周期計数レジスタ３４−２のウエイト「１」の出
力が、アンドゲート４４−２及び４４−５にはウ
エイト「２」の出力が、アンドゲート４４−４に
はウエイト「４」の出力が印加され、そして、ア
ンドゲート４４−６は出力ラインY₁へ、アンド
ゲート４４−３と４４−５はオアゲート４４−７
を介して出力ラインY₂へ、アンドゲート４４−
４と４４−５はオアゲート４４−８及びアンドゲ
ート４４−１の出力が供給されるオアゲート４４
−９を介して出力ラインY₄へ結合される。即
ち、この出力ラインY₁，Y₂，Y₄で表わされる３
ビツト出力は前記シフトメモリ４９にアドレス指
定コードとして供給されるようになり、周期計数
レジスタ３４−２の出力はオクターブ信号O₁〜
O₄に応じて第５表に示したアドレス指定となる
のである。

【表】 そして、後に詳述されるが、この指定されたア
ドレスのラインメモリよりアダー５２からの出力
値が順次φ_０パルスでシフトアツプしシフトメモ
リ４９の出力より取り出される。 この様に、音階毎の楽音波形の１サイクルは基
準クロツクφ_０を単位とするステツプできざま
れ、各音階で異なるステツプ数となるもので、そ
の音階毎の周期作成のより理解の為に第１１図Ａ
を用いて動作説明することにする。第１１図Ａの
動作は第１０図に示した最高オクターブのO₄と
し音階名が“Ｃ”の場合である。周期計数レジス
タ３４が「０」で初期状態にある時点で加算タイ
ミング発生回路４３から加算タイミング信号が出
力される為、ブロツク状態検出回路３８からの
「０」ブロツクアドレス信号に同期してオアゲー
ト４８−４、アンドゲート４６−３を介して「＋
２」補正値が「＋８」加算指令と共に与えられる
ことになり、従つてアダー４０にて（０＋10）の
加算が行われる。この加算値「10」はサブトラク
ター４１で第４オクターブ信号O₄により「−
８」減算され、減算出力値「２」が周期計数レジ
スタ３４−２に帰還される。また、加算タイミン
グ信号はアダー３６に「＋１」加算指令として供
給されると共にイネーブル信号として第７図Ｃの
シフトメモリ４９にも与えられる。この時シフト
メモリ４９のアドレスは「０」であり直ちにシフ
トメモリ４９のラインメモリ「０」から後述する
アダー５２の出力値が出力可能な出力タイミング
状態にある。次に８φ_０シフトタイム後には周期
計数レジスタ３４−２から「２」が出力され、ブ
ロツク計数レジスタ３４−１から「１」が出力さ
れる（夫々第１１図Ａのｂ、ｅ参照）。この時点
ではブロツク計数レジスタ３４−１の出力は
「１」であるため音階ステツプマトツクス回路３
９にブロツク状態検出回路３８の出力が印加さ
れるが音階“Ｃ”ではこのマトリツクス回路３９
からは出力信号は発生せず、従つてアダー４０に
はステツプ補正数は与えられず、加算タイミング
信号に同期して「＋８」指令のみが供給されるこ
とになり、結局（２＋８）の加算が行われる。更
にサブトラクター４１で「−８」減算され結局減
算出力値「２」が周期計数レジスタ３４−２に帰
還される。また、加算タイミング信号に同期して
アダー３６に「＋１」信号が供給され加算値
「２」がブロツク計数レジスタ３４−１に帰還さ
れる。更にこの加算タイミング信号は前記シフト
メモリ４９にイネーブル信号として印加され、周
期計数レジスタ（TC）３４−２の出力値「２」
がウエイトシフト回路４４に供給される為、その
出力Y₂より“１”信号が取り出され第５表から
解るように、シフトメモリ４９のアドレス「２」
る指定することになる。これによつてブロツクア
ドレス「１」の出力タイミングは第１１図Ａのｉ
から解る様に２φ_０シフトタイム遅れてシフトメ
モリ４９から出力される状態となる。即ち、ブロ
ツクアドレス「０」と「１」の間は10ステツプと
なるのである。以下同様な動作が繰り返され、音
階“Ｃ”では以下のブロツクアドレス間は８ステ
ツプ間隔となり第１０図に示した如き、楽音波形
の１サイクルは130ステツプ数となるのである。
また、第１１図Ｂ，Ｃには夫々同じく第４オクタ
ーブ信号O₄での音階“Ｂ”“Ｃ＃”についての動
作説明が第１１図Ａの状態図と同様にして示して
ある。 第１２図は第７図Ｃでのシフトメモリ４９及び
アダー５２の詳細を示したもので、４９−１〜４
９−８は夫々10ビツトからなる８本のラインメモ
リ（４９−４〜４９−７は図面上では省略）で、
基体クロツクφ_０でシフトする。各ラインメモリ
４９−１〜４９−８の入力側には入力制御回路４
９−９〜４９−１６が設けられ、図面中には簡略
化の為に１ビツトのみについてのゲート回路が示
されているが全てのビツトが同様なゲート回路か
らなつているのである。又、このシフトメモリ４
９のデコーダ４９−１７には第７図Ａのウエイト
シフト回路４４のY₁，Y₂，Y₄の３ビツトのアド
レス指定信号が印加され、ここで「０」〜「７」
のアドレス指定が行われる。即ち、アドレス
「０」乃至「７」の順にラインメモリ４９−１〜
４９−８が対応付けられているのである。而し
て、アドレス「０」〜「７」の指定信号はイネー
ブル信号が供給されるアンドゲート４９−１８〜
４９−２５に与えられ、その出力は入力制御回路
４９−９〜４９−１６に供給される。入力制御回
路４９−９〜４９−１６は指定されたアドレスの
ラインメモリから前記アダー５２の出力を入力さ
せ、順次出力側にシフトさせるものである。そし
てラインメモリ４９−１の出力より出力アダー４
９−２６、ラツチ回路４９−２７を介してＤ／Ａ
変換回路（第１図参照）に供給するのである。
又、ラツチ回路４９−２７の出力は出力アダー４
９−２６に循環されることにより累算されるよう
になる。更にラインメモリ４９−１〜４９−８の
指定されたアドレスに対する直前のラインメモリ
の出力はオアゲート４９−２８（１ビツトのみを
示してある）を介してアダー５２の対応するウエ
イト段に印加される。 次に、エンベロープ関係について説明する。第
７図Ａの５３は同期セツトレジスタで１ビツトの
ラインメモリが８本直列に接続されてなり、第７
図Ｄの５４はエンベロープレジスタで７ビツト
（「１」、「２」、「３」、「４」、「８」、「16」、
「32」、
「64」ウエイト）のラインメモリが８本矢印方向
に併設接続されて構成されているもので、いずれ
もシフトパルスφ_０に同期して順次矢印方向にシ
フトされる。要するに、前記音階コードレジスタ
２０、オクターブコードレジスタ２１、周期計数
レジスタ３４、同期セツトレジスタ５３、エンベ
ロープレジスタ５４は夫々のラインメモリが対応
付けられている。即ち、音階コードレジスタ２
０、オクターブコードレジスタ２１から出力され
る音高コードに対応した制御出力が周期計数レジ
スタ３４、同期セツトレジスタ５３、エンベロー
プレジスタ５４から発生される状態におかれてい
るのである。前記エンベロープレジスタ５４の
「１」、「２」、「４」、「８」、「16」ウエイトの５
ビ
ツト出力によつて表わされる「０」〜「31」の32
通りの計数値をもつてエンベロープ係数値が指示
され、「32」、「64」のウエイトの２ビツトはエン
ベロープのアタツク、デイケイ、リリース及びク
リアの４つのエンベロープ状態を示すものであ
る。而して、エンベロープレジスタ５４の７ビツ
トの各段出力は第７図Ｃのアダー５５の対応する
ウエイト入力端に印加される。このアダー５５の
中の前記エンベロープ制御値を計数するアダー５
５−１の各ビツト出力はそのキヤリー出力信号時
に出力禁止制御するインヒビツトゲート５６−１
〜５６−５を介してエンベロープレジスタの
「１」、「２」、「４」、「８」、「16」のウエイトの
対
応する入力側に循環される。また、アダー５５−
１から発生するキヤリー出力信号はエンベロープ
レジスタ５４の状態検出ウエイト「32」、「64」で
「00」のクリア状態を検出するインバーテイツド
アンドゲート５７の出力によつてゲート禁止され
るインヒビツトゲート５５−２を介して状態計数
用のアダー５５−３のキヤリー入力端に印加され
る。即ち、アダー５５−３はエンベロープのクリ
ア状態以外ではキヤリー出力信号を受け入れるの
である。そしてアダー５５−３の出力はエンベロ
ープレジスタ５４の「32」、「64」のウエイト入力
端にインヒビツトゲート５８−１，５８−２を介
して循環保持されるようになる。また、このエン
ベロープレジスタ５４の「32」ウエイト段の入力
側にオアゲート５９を介して前記した第７図Ａに
於ける演奏キーの入力指示信号が印加されてな
り、この為入力指示信号の発生によつてエンベロ
ープは直ちにアタツク状態におかれるようにな
る。ここで、エンベロープ状態と「32」、「64」の
ウエイトの２ビツトのコード状態との関係を第６
表に示しておく。

〔発明の効果〕

以上詳述したように、本発明は、特定オクター
ブの12音階に対応して、出力波形の各ブロツク間
の時間長を決定する周波数情報を記憶した周波数
情報メモリから、出力楽音の音階コードに応じて
対応する周波数情報を読出し、これを加減算手段
にプリセツトし、加減算手段では、このプリセツ
トされた周波数情報に対し、発生すべき楽音のオ
クターブコードに応じて、値が２ⁿ（ｎは整数で
オクターブコードにより決まる）倍れさた制御値
を、基準タイミング毎に繰返し加減算し、この結
果が所定条件を満足するようになつたとき音階ク
ロツクを発生して出力波形のブロツクの歩進を行
なわせると共に、再度周波数情報メモリから選択
的に読出される周波数情報をプリセツトして、再
び同様の動作を行うようにしたものであるから、
簡単な回路構成で、シフト回路等を設けることな
く、任意のオクターブの、任意の音階のクロツク
を発生出来るという利点があり、LSI化に最適で
ある。

【図面の簡単な説明】

第１図は本システムの基本概念に基づく原理構
成図、第２図は第１図に用いられるエンベロープ
モードの図、第３図は第１図に於ける楽音波形設
定方式の基本説明図、第４図Ａ，Ｂ，Ｃはエンベ
ロープ係数値に従う楽音波形の相対的変化を示す
図、第５図Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆは本実施例に
用いられる論理記号を説明した図、第６図は第７
図Ａ，Ｂ，Ｃ，Ｄの図面接続状態を示す図、第７
図Ａ，Ｂ，Ｃ，Ｄは本システムの心臓部の具体的
回路構成図、第８図は第７図Ａ，Ｂに於けるブロ
ツクアドレス状態に関連する音階に応じた選択出
力状態を示すタイムチヤート、第９図は第７図Ａ
の同期レジスタに関連するオクターブ毎の加算タ
イミング出力を示すタイムチヤート、第１０図は
第７図Ａ，Ｂに於ける音階ステツプ数を説明する
図、第１１図Ａ，Ｂ，Ｃは本システムに於ける音
階毎の波形の周期を説明するタイムチヤート、第
１２図は第７図Ｃに於けるシフトメモリの詳細
図、第１３図は本システムに用いられる音量曲線
形式の種類を示した図、第１４図は本システムに
於けるα、β別音量曲線形式の組み合わせを説明
した図、第１５図は本システムに於ける楽音波形
のα、β別ブロツクアドレス指定に基づく説明
図、第１６図は第７図Ａに於ける波形プログラム
指定部の詳細図、第１７図は第７図Ｃに於ける出
力加算値を説明する図、第１８図は第７図Ａに於
けるサイクル数カウンタのタイムチヤート、第１
９図は第７図Ｂの説明に用いられるサイクル数と
デユーテイとの基本的関係を説明する説明図、第
２０図は本システムに於けるαβ別周期モード指
定の状態説明図、第２１図、第２２図及び第２３
図は本システムに用いられるトレモロ制御を説明
する波形図、第２４図Ａ，Ｂは本システムに用い
られる撥弦音的トレモロ制御を説明する波形図、
第２５図は第２６図Ａ，Ｂの図面接続状態を説明
する図、第２６図Ａ，Ｂは第７図Ａ，Ｂ，Ｃ，Ｄ
をコントロールする制御部の具体的回路図、第２
７図Ａ，Ｂは第２６図Ａに於ける重奏関係のタイ
ムチヤート、第２８図Ａ，Ｂは第２６図Ｂに於け
るキー入力タイミング及び同期信号に関連するタ
イムチヤート、第２９図は各種クロツク時間発生
回路に基づくタイムクロツクの選択状態を説明す
る図、第３０図は本システムに於けるビブラート
制御のタイムチヤート、第３１図はアタツク時の
経時変化に伴う各種音量の立上り状態を説明する
図、第３２図はデイケイ時の経時変化に伴う各種
音量変化状態を説明する図、及び第３３図はリリ
ース時の経時変化に伴う音量変化を説明する図で
ある。 １……音高入力コードレジスタ、２……周期設
定回路、３……波形周期計数回路、５……ブロツ
ク毎の波形プログラム指定部、６……乗算回路、
７……音量曲線作成カウンタ、８……アダー、９
……累算器、１１……スピーカ、２０……音階コ
ードレジスタ、２１……オクターブコードレジス
タ、３４……周期計数レジスタ、３６……アダ
ー、３９……音階ステツプマトリツクス回路、４
０……アダー、４１……サブトラクター、７４…
…周期制御回路。

Claims (1)

1. 【特許請求の範囲】 １ 特定オクターブの12音階に対応し、出力波形
   の各ブロツク間の時間長を決定する周波数情報を
   記憶した周波数情報メモリと、 発生すべき楽音の音階コードに応じて各ブロツ
   ク毎にその時間長に対応する上記周波数情報が選
   択的に読出されてプリセツトされる加減算手段
   と、 この加減算手段にプリセツトされた上記周波数
   情報に対し、発生すべき楽音のオクターブコード
   に応じて、値が２ⁿ（ｎは整数で、オクターブコ
   ードにより決まる）倍された制御値を、基準タイ
   ミング毎に繰返し加減算させる制御手段と、 上記加減算手段の出力値が、繰返し加減算の結
   果所定条件を満足するようになつたとき、音階ク
   ロツクを出力して、出力波形のブロツクの歩進を
   行わせると共に、再度上記加減算手段に対し上記
   周波数情報メモリから選択的に読出される上記周
   波数情報をプリセツトする手段と、 を具備した電子楽器に於ける周波数制御装置。