JPS6217255B2 - - Google Patents
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- JPS6217255B2 JPS6217255B2 JP57116093A JP11609382A JPS6217255B2 JP S6217255 B2 JPS6217255 B2 JP S6217255B2 JP 57116093 A JP57116093 A JP 57116093A JP 11609382 A JP11609382 A JP 11609382A JP S6217255 B2 JPS6217255 B2 JP S6217255B2
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- JP
- Japan
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- priority
- circuit
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- signal
- request
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
- Communication Control (AREA)
Description
本発明は特許請求の範囲第１項の前文に記載の
プライオリテイ選択装置に関する。 オペレーシヨン・リクエストを１つの中央制御
部に向けて発し得る複数個の要素、たとえば１つ
の中央メモリにアクセスする複数個のプロセツサ
を有するデータ処理装置では、複数個の要素から
のリクエストが同時に到来または存在する際に１
つのリクエストのみを選択する必要がある。この
選択はプライオリテイ選択装置で、リクエストを
する要素から発せられるリクエスト信号のプライ
オリテイに従つて行なわれる。 市販品のプライオリテイ回路（たとえばFair−
child 100165）では、リクエストをするプロセツ
サとプライオリテイ回路の個々のリクエスト信号
入力端との対応付けによりプライオリテイが固定
的に予め定められている。しかし、このようなプ
ライオリテイ割当ては、高いほうのプライオリテ
イを有ししかも高い頻度でリクエストをするプロ
セツサが長時間にわたり中央制御部たとえばメモ
リへの他のプロセツサのアクセスを不可能にする
という欠点を有する。 Siemens社の印刷物“SAB 8086フアミリ・ユ
ーザマニユアル”1979年10月、特にA111ないし
A130頁により、プライオリテイ選択の問題を解
決するためマルチプロセツサシステムの各プロセ
ツサにいわゆるバス・アービタ（Bus−
Arbiter）を付属させた装置は公知である。バ
ス・アービタ相互間の（場合によつては別の構成
部品をも用いた）接続により、固定的なプライオ
リテイ割当てとならんでプライオリテイの連続的
な交換をも行ない、それにより前記の問題を回避
することができる。しかし、公知の装置は特にリ
クエストの到来に関して同期作動が行なわれるこ
とを前提としている。 可変のプライオリテイ割当てが可能なプライオ
リテイ選択装置が米国特許願第3798591号明細書
により公知である。任意の時点でのリクエスト信
号の到来を許すこの公知の装置は、その入力にマ
ルチプレクサが前置接続されているプライオリテ
イ回路を有する。マルチプレクサにより、リクエ
スト信号の入力は、各々の先行するプライオリテ
イ割当てに従つて変化した順序で、プライオリテ
イ回路の入力に直通接続される。マルチプレクサ
の制御は、リクエスト信号の各直通の後に１計数
単位だけ高められた２進カウンタのその時々の状
態に応じて行なわれる。２進カウンタの計数容量
はアクセスされるべきエレメントの数、すなわち
リクエスト信号に対する入力の数に対応する。 ある状況においてはプロセツサに対して、例え
ば前置接続されたデータバツフアが満杯で、でき
るだけ早く空にされなければならないために、あ
る時間中のすべてのリクエストが最高のプライオ
リテイで受付けられることが極めて重要であるこ
とがある。しかし、このようなプライオリテイ割
当ては、当該プロセツサがそのリクエストの特別
な緊急性を付加的な信号により報知するときのみ
可能である。以下では関係したすべてのプロセツ
サがこのような状態にあると仮定している。かか
る非常事態は比較的稀にしか生じないと仮定でき
るとしても、衝突をなくすことはできない。 この発明の目的は、リクエストの特別な緊急性
を特徴づけるロツク信号を伴うリクエスト信号を
もつリクエストに、最高のプライオリテイが対応
づけられるようなプライオリテイ選択装置を提供
することにある。この目的は本発明によれば、特
許請求の範囲第１項に記載された構成をもつプラ
イオリテイ選択装置により達成される。 以下、図面によりこの発明を説明する。 第１図に示されたプライオリテイ選択装置は、
米国特許出願第3798591号明細書から公知の装置
と大部分において類似のものである。この両者に
おいては、オペレーシヨン・リクエストを中央制
御部に向けて発し得る４つのプロセツサが存在す
ることを前提としている。各プロセツサＰ０ない
しＰ３は中央制御部たとえば中央メモリにアクセ
スする意図をリクエスト信号REQP０ないし
REQP３により知らせる。 上記の前提によりプライオリテイ回路PRIOR
はリクエスト信号に対する４つの入力端Ｅ０ない
しＥ３と２つの出力端Ａ１およびＡ２とを有す
る。第１のパルスPULS１が立上がると、プライ
オリテイ回路の入力端はロツクされ、またこの時
点で相対的に最も高いプライオリテイを有する入
力端に与えられているリクエスト信号が選択され
る。このことは、ただ１つのリクエスト信号が存
在する場合にもあてはまる。絶対的に見れば、入
力端Ｅ０に最高のプライオリテイが割当てられて
おり、入力端Ｅ３には最低のプライオリテイが割
当てられている。 プライオリテイ回路PRIORの出力端Ａ１およ
びＡ２に生ずる信号は、選択されたリクエスト信
号が与えられている入力端の番号を２進コードの
形態で示す。 第１図からわかるように、（図示されていな
い）プロセツサから発せられたリクエスト信号
REQP０ないしREQP３は直接にプライオリテイ
回路PRIORの入力端Ｅ０ないしＥ３に与えられ
るのではなく、４つの並列制御されるマルチプレ
クサMUX０ないしMUX３を介してそたぞれ変更
された順序が与えられる。マルチプレクサMUX
０ないしMUX３の制御は２ステツプの２進カウ
ンタPRCOUNTのステツプ出力端における信号
により並列に行なわれる。すなわちマルチプレク
サMUX０ないしMUX３のすべての第１、第２、
第３または第４入力端が同時にマルチプレクサ
MUX０ないしMUX３の出力端に、従つてまたプ
ライオリテイ回路PRIORの入力端Ｅ０ないしＥ
３に接続される。リクエスト信号REQP０ないし
REQP３とそれらを与えられる第１ないし第４入
力端との対応関係がマルチプレクサごとに異なる
ので、２進カウンタPRCOUNTのそのつどの状
態に関係してリクエスト信号にプライオリテイを
割当てることができる。この関係が下表に一覧表
で示されている。この表の考察にあたり留意すべ
きこととして、プライオリテイ回路PRIORはリ
クエスト信号を与えられている入力端のみの間で
プライオリテイを選択する。前記のように、入力
端Ｅ０が最高のプライオリテイを有する。
プライオリテイ選択装置に関する。 オペレーシヨン・リクエストを１つの中央制御
部に向けて発し得る複数個の要素、たとえば１つ
の中央メモリにアクセスする複数個のプロセツサ
を有するデータ処理装置では、複数個の要素から
のリクエストが同時に到来または存在する際に１
つのリクエストのみを選択する必要がある。この
選択はプライオリテイ選択装置で、リクエストを
する要素から発せられるリクエスト信号のプライ
オリテイに従つて行なわれる。 市販品のプライオリテイ回路（たとえばFair−
child 100165）では、リクエストをするプロセツ
サとプライオリテイ回路の個々のリクエスト信号
入力端との対応付けによりプライオリテイが固定
的に予め定められている。しかし、このようなプ
ライオリテイ割当ては、高いほうのプライオリテ
イを有ししかも高い頻度でリクエストをするプロ
セツサが長時間にわたり中央制御部たとえばメモ
リへの他のプロセツサのアクセスを不可能にする
という欠点を有する。 Siemens社の印刷物“SAB 8086フアミリ・ユ
ーザマニユアル”1979年10月、特にA111ないし
A130頁により、プライオリテイ選択の問題を解
決するためマルチプロセツサシステムの各プロセ
ツサにいわゆるバス・アービタ（Bus−
Arbiter）を付属させた装置は公知である。バ
ス・アービタ相互間の（場合によつては別の構成
部品をも用いた）接続により、固定的なプライオ
リテイ割当てとならんでプライオリテイの連続的
な交換をも行ない、それにより前記の問題を回避
することができる。しかし、公知の装置は特にリ
クエストの到来に関して同期作動が行なわれるこ
とを前提としている。 可変のプライオリテイ割当てが可能なプライオ
リテイ選択装置が米国特許願第3798591号明細書
により公知である。任意の時点でのリクエスト信
号の到来を許すこの公知の装置は、その入力にマ
ルチプレクサが前置接続されているプライオリテ
イ回路を有する。マルチプレクサにより、リクエ
スト信号の入力は、各々の先行するプライオリテ
イ割当てに従つて変化した順序で、プライオリテ
イ回路の入力に直通接続される。マルチプレクサ
の制御は、リクエスト信号の各直通の後に１計数
単位だけ高められた２進カウンタのその時々の状
態に応じて行なわれる。２進カウンタの計数容量
はアクセスされるべきエレメントの数、すなわち
リクエスト信号に対する入力の数に対応する。 ある状況においてはプロセツサに対して、例え
ば前置接続されたデータバツフアが満杯で、でき
るだけ早く空にされなければならないために、あ
る時間中のすべてのリクエストが最高のプライオ
リテイで受付けられることが極めて重要であるこ
とがある。しかし、このようなプライオリテイ割
当ては、当該プロセツサがそのリクエストの特別
な緊急性を付加的な信号により報知するときのみ
可能である。以下では関係したすべてのプロセツ
サがこのような状態にあると仮定している。かか
る非常事態は比較的稀にしか生じないと仮定でき
るとしても、衝突をなくすことはできない。 この発明の目的は、リクエストの特別な緊急性
を特徴づけるロツク信号を伴うリクエスト信号を
もつリクエストに、最高のプライオリテイが対応
づけられるようなプライオリテイ選択装置を提供
することにある。この目的は本発明によれば、特
許請求の範囲第１項に記載された構成をもつプラ
イオリテイ選択装置により達成される。 以下、図面によりこの発明を説明する。 第１図に示されたプライオリテイ選択装置は、
米国特許出願第3798591号明細書から公知の装置
と大部分において類似のものである。この両者に
おいては、オペレーシヨン・リクエストを中央制
御部に向けて発し得る４つのプロセツサが存在す
ることを前提としている。各プロセツサＰ０ない
しＰ３は中央制御部たとえば中央メモリにアクセ
スする意図をリクエスト信号REQP０ないし
REQP３により知らせる。 上記の前提によりプライオリテイ回路PRIOR
はリクエスト信号に対する４つの入力端Ｅ０ない
しＥ３と２つの出力端Ａ１およびＡ２とを有す
る。第１のパルスPULS１が立上がると、プライ
オリテイ回路の入力端はロツクされ、またこの時
点で相対的に最も高いプライオリテイを有する入
力端に与えられているリクエスト信号が選択され
る。このことは、ただ１つのリクエスト信号が存
在する場合にもあてはまる。絶対的に見れば、入
力端Ｅ０に最高のプライオリテイが割当てられて
おり、入力端Ｅ３には最低のプライオリテイが割
当てられている。 プライオリテイ回路PRIORの出力端Ａ１およ
びＡ２に生ずる信号は、選択されたリクエスト信
号が与えられている入力端の番号を２進コードの
形態で示す。 第１図からわかるように、（図示されていな
い）プロセツサから発せられたリクエスト信号
REQP０ないしREQP３は直接にプライオリテイ
回路PRIORの入力端Ｅ０ないしＥ３に与えられ
るのではなく、４つの並列制御されるマルチプレ
クサMUX０ないしMUX３を介してそたぞれ変更
された順序が与えられる。マルチプレクサMUX
０ないしMUX３の制御は２ステツプの２進カウ
ンタPRCOUNTのステツプ出力端における信号
により並列に行なわれる。すなわちマルチプレク
サMUX０ないしMUX３のすべての第１、第２、
第３または第４入力端が同時にマルチプレクサ
MUX０ないしMUX３の出力端に、従つてまたプ
ライオリテイ回路PRIORの入力端Ｅ０ないしＥ
３に接続される。リクエスト信号REQP０ないし
REQP３とそれらを与えられる第１ないし第４入
力端との対応関係がマルチプレクサごとに異なる
ので、２進カウンタPRCOUNTのそのつどの状
態に関係してリクエスト信号にプライオリテイを
割当てることができる。この関係が下表に一覧表
で示されている。この表の考察にあたり留意すべ
きこととして、プライオリテイ回路PRIORはリ
クエスト信号を与えられている入力端のみの間で
プライオリテイを選択する。前記のように、入力
端Ｅ０が最高のプライオリテイを有する。
【表】
プライオリテイ選択の結果としては選択された
リクエスト信号または選択されたプロセツサの番
号のみが必要とされるが、プライオリテイ回路
PRIORは選択されたリクエスト信号が与えられ
ている入力端Ｅ０ないしＥ３の番号のみを示し、
また被選択リクエスト信号の番号とプライオリテ
イ回路入力端の番号との間の固定的な対応関係は
もはや存在しないので、２進カウンタ
PRCOUNTの状態に関係する補正が行なわれな
ければならない。この目的で、プライオリテイ割
当てを司どる２進カウンタPRCOUNTのカウウ
ンタ状態Ｚ１，Ｚ２がパルスPULS１の立上がり
によるプライオリテイ回路PRIORのアクテイブ
化と同時に、出力端で２つの排他的オア回路
EXOR１およびEXOR２の第１の入力端と接続さ
れているレジスタPRCREGに転送される。排他
的オア回路EXOR１およびEXOR２の第２の入力
端はプライオリテイ回路PRIORの出力端Ａ１，
Ａ２に接続されている。排他的オア回路EXOR１
およびEXOR２の出力端には、被選択リクエスト
信号の番号を２進コードの形態で示す信号PNr１
およびPNr２が現われる。 新たなプライオリテイ決定に備えるため２進カ
ウンタPRCOUNTは第２のパルスPULS２により
１カウントステツプだけ進められる。第２のパル
スPULS２は、それ以前のカウンタ状態がレジス
タPRCREGに転送された直後に発せられてもよ
いし、プライオリテイ回路PRIORがアクテイブ
化されてその入力端が信号状態の変化に対してロ
ツクされた後に発せられてもよい。後で説明する
理由から、排他的オア回路EXOR１およびEXOR
２の出力端におけるプライオリテイ決定が回路内
特にプライオリテイ回路PRIOR内の信号伝搬時
間および整定過程を考慮に入れて有効と認められ
るまで（たとえば20ns）第２のパルスPULS２を
第１のパルスPULS１に対して遅延させることは
目的にかなつている。 第２図には種々の信号の発生時点の関係が示さ
れている。最初は有効なリクエスト信号が存在せ
ず、時点t0で初めて少なくとも１つのリクエスト
信号が到来するものと仮定する。リクエスト信号
の到来により、図示されていないパルス発生器か
ら時点t1に第１のパルスPULS１が発せられる。
第１のパルスPULS１は、被選択リクエストによ
り開始されたオペレーシヨンが完了するまで、ま
たは少なくとも次回のプライオリテイ決定により
もはや乱されることのない段階に進行するまで継
続する。PULS１の継続中は、すなわち時点t4ま
で、プライオリテイ回路PRIORの入力端Ｅ０な
いしＥ３はロツクされている。 時点t2で発せられる第２のパルスPULS２は、
２進カウンタPRCOUNTを進めるためのクロツ
クパルスとして用いられるだけであるから、第１
のパルスPULS１にくらべてはるかに短かくでよ
い。時点t3Cで同じく短時間発せられる第３のパ
ルスPULS３は、これまでに説明したプライオリ
テイ選択装置には用いられないので、さしあたつ
ては考察の対象としなくてよい。 先行のリクエスト信号により発せられた第１の
パルスPULS１の終了後に初めて新しいリクエス
トが到来すると、新しいリクエストを案内するリ
クエスト信号が前記と同様にしてパルス発生器に
第１のパルスPULS１を発せしめる。しかし、一
般に、既にこの時点よりも前に別のリクエストが
存在している。この場合、後続の選択サイクルか
らの第１のパルスPULS１は所定の規範に従つて
終了され、第１、第２および第３のパルスPULS
１ないしPULS３の発生用のパルス発生器は特定
の待ち時間の後に改めて始動される。 第３図には、リクエストの緊急性を示す“ロツ
ク信号”により案内されるリクエストにこの“ロ
ツク信号”の継続中は最高のプライオリテイを割
当て得るように第１図のプライオリテイ選択装置
を拡張した装置が示されている。しかし、最高の
プライオリテイの割当ては、当該のリクエストが
ダイナミツクなプライオリテイ変更を考慮に入れ
ていずれにせよ受入れられる場合に初めて行なわ
れる。 最後に選択されたリクエストの番号を示す信号
PNr１およびPNr２が現われる２つの排他的オア
回路EXOR１およびEXOR２（第１図）の出力端
が２進カウンタPRCOUNTのプロセツト用の入
力端、もう１つのマルチプレクサMUX４の制御
入力端、コンパレータALUの入力端ｘ１，ｘ２
およびレジスタREGPNrのデータ入力端と接続さ
れている。 いま、まさに選択されたリクエストREQPxが
２進値“１”を有するロツク信号LOCKPxにより
案内されていると仮定する。ロツク信号LOCKPx
はマルチプレクサMUX４の入力端の１つに与え
られ、当該のリクエスト番号を示す信号により制
御されて制御信号LOCKとしてマルチプレクサ
MUX４の出力端に通され、そこから２進カウン
タPRCOUNTの機能制御用の制御入力端Ｍおよ
びフリツプフロツプINHFFのデータ入力端に与
えられる。フリツプフロツプINHFFの反転出力
端から最初のうちは２進値“１”の信号がアン
ド回路Ｕ１の一方の入力端に与えられているの
で、その他方の入力端に到来する第２のパルス
PULS２はアンド回路Ｕ１を通過し得る。その後
にマルチプレクサMUX４から制御信号LOCKを
与えられると、２進カウンタPRCOUNTのアツ
プカウンタは阻止され、第２のパルスPULS２に
よる２進カウンタPRCOUNTへのリクエスト番
号PNr１，PNr２の並列転送が行なわれる。同時
にリクエスト番号はレジスタREGPNrにも転送さ
れる。被選択リクエストを示す信号PNr１および
PNr２が排他的オア回路EXOR１およびEXOR２
（第１図）の出力端に確立される時点まで第２の
パルスPULS２の生起を遅延させる理由はいまや
理解されよう。 フリツプフロツプINHFFの反転出力端の２
進値“１”の信号はオア回路ORを通過しアンド
回路Ｕ２の一方の入力端に与えられるので、その
他方の入力端に続いて第３のパルスPULS３が与
えられると、このパルスはアンド回路Ｕ２を通過
してフリツプフロツプINHFFのクロツク入力端
に入る。それにより制御信号LOCKがフリツプフ
ロツプINHFFに記憶される。それに伴い、アン
ド回路Ｕ１はその後における第２のパルスPULS
２を通過を阻止する。 リクエスト信号と組み合わされて到来するロツ
ク信号の作用を、任意に選んだ例により説明す
る。カウンタ状態０１においてリクエスト信号
REQP３がロツク信号LOCK３と共に、またリク
エスト信号REQP２がロツク信号を伴わずに存在
しているものとする。上記のカウンタ状態ではリ
クエスト信号REQP３はプライオリテイ回路
PRIORの入力端Ｅ２に、またリクエスト信号
REQP２はその入力端Ｅ３に通される。この時に
はリクエスト信号REQP３のほうが高いプライオ
リテイを有する。そしてプライオリテイ回路
PRIORの出力端には、A1＝０かつA2＝１の２進
コードを有する当該の入力端Ｅ２の番号が現われ
る。それとカウンタ状態Z1＝０、Z2＝１との排
他的オア条件によりPNr1＝１かつPNr2＝１の２
進信号が生ずる。これは周知のように10進数３に
相当する。 このリクエスト番号によりマルチプレクサ
MUX４の出力側にロツク信号LOCKP３が通さ
れ、それが２進カウンタPRCOUNTに新しいカ
ウンタ状態Z1＝１、Z2＝１として入力される。
それにより後続のリクエスト信号REQP３はプラ
イオリテイ回路PRIORの入力端Ｅ０すなわち最
高のプライオリテイを有する入力端に通される。 特定の番号を有するリクエストへの最高プライ
オリテイの割当ては他のリクエストの選択を排除
しない。すなわち、特別な緊急性を前提条件とし
ても２つの特別優先リクエストの間に多少の時間
間隔が入るので、その間に他のリクエストが選択
され得る。 ロツク信号なしで低いほうのプライオリテイを
有するリクエストの受入れによつて、プライオリ
テイ選択装置に存在するロツク状態が解除される
ことはない。なぜならば、このようなリクエスト
に対してはコンパレータALUがｘ≠ｙを検出し
て、第３のパルスPULS３に対するアンドゲート
Ｕ２を阻止状態にするからである。 それに対して、ロツク信号により案内され従つ
て最高のプライオリテイを与えられていた一連の
リクエストのうち最初にもはやロツク信号
LOCKPx＝１により案内されなくなつたリクエス
トの受入れによつて、プライオリテイ選択装置の
ロツク状態は解除される。このリクエストに対す
るプライオリテイ割当の時点t1すなわち第１のパ
ルスPULS１の開始時にはまだロツク状態が存在
するので、このリクエストには最高のプライオリ
テイが割当てられる。このリクエストのリクエス
ト番号が排他的オア回路EXOR１，EXOR２の出
力側に現われると、コンパレータALUがこのリ
クエスト番号とレジスタREGPNrに記憶されたリ
クエスト番号との一致（ｘ＝ｙ）を検出して２進
値“１”の出力を生ずる。それによりアンド回路
Ｕ２が第３のパルスPULS３に対して導通状態に
なる。またロツク信号LOCKPxに対応する制御信
号LOCKが２進値“０”となるので、フリツプフ
ロツプINHFFがリセツトされ、アンド回路Ｕ１
が第２のパルスPULS２に対して導通状態にな
る。２進カウンタPRCOUNTによる第２のパル
スPULS２のカウントが再開される。
リクエスト信号または選択されたプロセツサの番
号のみが必要とされるが、プライオリテイ回路
PRIORは選択されたリクエスト信号が与えられ
ている入力端Ｅ０ないしＥ３の番号のみを示し、
また被選択リクエスト信号の番号とプライオリテ
イ回路入力端の番号との間の固定的な対応関係は
もはや存在しないので、２進カウンタ
PRCOUNTの状態に関係する補正が行なわれな
ければならない。この目的で、プライオリテイ割
当てを司どる２進カウンタPRCOUNTのカウウ
ンタ状態Ｚ１，Ｚ２がパルスPULS１の立上がり
によるプライオリテイ回路PRIORのアクテイブ
化と同時に、出力端で２つの排他的オア回路
EXOR１およびEXOR２の第１の入力端と接続さ
れているレジスタPRCREGに転送される。排他
的オア回路EXOR１およびEXOR２の第２の入力
端はプライオリテイ回路PRIORの出力端Ａ１，
Ａ２に接続されている。排他的オア回路EXOR１
およびEXOR２の出力端には、被選択リクエスト
信号の番号を２進コードの形態で示す信号PNr１
およびPNr２が現われる。 新たなプライオリテイ決定に備えるため２進カ
ウンタPRCOUNTは第２のパルスPULS２により
１カウントステツプだけ進められる。第２のパル
スPULS２は、それ以前のカウンタ状態がレジス
タPRCREGに転送された直後に発せられてもよ
いし、プライオリテイ回路PRIORがアクテイブ
化されてその入力端が信号状態の変化に対してロ
ツクされた後に発せられてもよい。後で説明する
理由から、排他的オア回路EXOR１およびEXOR
２の出力端におけるプライオリテイ決定が回路内
特にプライオリテイ回路PRIOR内の信号伝搬時
間および整定過程を考慮に入れて有効と認められ
るまで（たとえば20ns）第２のパルスPULS２を
第１のパルスPULS１に対して遅延させることは
目的にかなつている。 第２図には種々の信号の発生時点の関係が示さ
れている。最初は有効なリクエスト信号が存在せ
ず、時点t0で初めて少なくとも１つのリクエスト
信号が到来するものと仮定する。リクエスト信号
の到来により、図示されていないパルス発生器か
ら時点t1に第１のパルスPULS１が発せられる。
第１のパルスPULS１は、被選択リクエストによ
り開始されたオペレーシヨンが完了するまで、ま
たは少なくとも次回のプライオリテイ決定により
もはや乱されることのない段階に進行するまで継
続する。PULS１の継続中は、すなわち時点t4ま
で、プライオリテイ回路PRIORの入力端Ｅ０な
いしＥ３はロツクされている。 時点t2で発せられる第２のパルスPULS２は、
２進カウンタPRCOUNTを進めるためのクロツ
クパルスとして用いられるだけであるから、第１
のパルスPULS１にくらべてはるかに短かくでよ
い。時点t3Cで同じく短時間発せられる第３のパ
ルスPULS３は、これまでに説明したプライオリ
テイ選択装置には用いられないので、さしあたつ
ては考察の対象としなくてよい。 先行のリクエスト信号により発せられた第１の
パルスPULS１の終了後に初めて新しいリクエス
トが到来すると、新しいリクエストを案内するリ
クエスト信号が前記と同様にしてパルス発生器に
第１のパルスPULS１を発せしめる。しかし、一
般に、既にこの時点よりも前に別のリクエストが
存在している。この場合、後続の選択サイクルか
らの第１のパルスPULS１は所定の規範に従つて
終了され、第１、第２および第３のパルスPULS
１ないしPULS３の発生用のパルス発生器は特定
の待ち時間の後に改めて始動される。 第３図には、リクエストの緊急性を示す“ロツ
ク信号”により案内されるリクエストにこの“ロ
ツク信号”の継続中は最高のプライオリテイを割
当て得るように第１図のプライオリテイ選択装置
を拡張した装置が示されている。しかし、最高の
プライオリテイの割当ては、当該のリクエストが
ダイナミツクなプライオリテイ変更を考慮に入れ
ていずれにせよ受入れられる場合に初めて行なわ
れる。 最後に選択されたリクエストの番号を示す信号
PNr１およびPNr２が現われる２つの排他的オア
回路EXOR１およびEXOR２（第１図）の出力端
が２進カウンタPRCOUNTのプロセツト用の入
力端、もう１つのマルチプレクサMUX４の制御
入力端、コンパレータALUの入力端ｘ１，ｘ２
およびレジスタREGPNrのデータ入力端と接続さ
れている。 いま、まさに選択されたリクエストREQPxが
２進値“１”を有するロツク信号LOCKPxにより
案内されていると仮定する。ロツク信号LOCKPx
はマルチプレクサMUX４の入力端の１つに与え
られ、当該のリクエスト番号を示す信号により制
御されて制御信号LOCKとしてマルチプレクサ
MUX４の出力端に通され、そこから２進カウン
タPRCOUNTの機能制御用の制御入力端Ｍおよ
びフリツプフロツプINHFFのデータ入力端に与
えられる。フリツプフロツプINHFFの反転出力
端から最初のうちは２進値“１”の信号がアン
ド回路Ｕ１の一方の入力端に与えられているの
で、その他方の入力端に到来する第２のパルス
PULS２はアンド回路Ｕ１を通過し得る。その後
にマルチプレクサMUX４から制御信号LOCKを
与えられると、２進カウンタPRCOUNTのアツ
プカウンタは阻止され、第２のパルスPULS２に
よる２進カウンタPRCOUNTへのリクエスト番
号PNr１，PNr２の並列転送が行なわれる。同時
にリクエスト番号はレジスタREGPNrにも転送さ
れる。被選択リクエストを示す信号PNr１および
PNr２が排他的オア回路EXOR１およびEXOR２
（第１図）の出力端に確立される時点まで第２の
パルスPULS２の生起を遅延させる理由はいまや
理解されよう。 フリツプフロツプINHFFの反転出力端の２
進値“１”の信号はオア回路ORを通過しアンド
回路Ｕ２の一方の入力端に与えられるので、その
他方の入力端に続いて第３のパルスPULS３が与
えられると、このパルスはアンド回路Ｕ２を通過
してフリツプフロツプINHFFのクロツク入力端
に入る。それにより制御信号LOCKがフリツプフ
ロツプINHFFに記憶される。それに伴い、アン
ド回路Ｕ１はその後における第２のパルスPULS
２を通過を阻止する。 リクエスト信号と組み合わされて到来するロツ
ク信号の作用を、任意に選んだ例により説明す
る。カウンタ状態０１においてリクエスト信号
REQP３がロツク信号LOCK３と共に、またリク
エスト信号REQP２がロツク信号を伴わずに存在
しているものとする。上記のカウンタ状態ではリ
クエスト信号REQP３はプライオリテイ回路
PRIORの入力端Ｅ２に、またリクエスト信号
REQP２はその入力端Ｅ３に通される。この時に
はリクエスト信号REQP３のほうが高いプライオ
リテイを有する。そしてプライオリテイ回路
PRIORの出力端には、A1＝０かつA2＝１の２進
コードを有する当該の入力端Ｅ２の番号が現われ
る。それとカウンタ状態Z1＝０、Z2＝１との排
他的オア条件によりPNr1＝１かつPNr2＝１の２
進信号が生ずる。これは周知のように10進数３に
相当する。 このリクエスト番号によりマルチプレクサ
MUX４の出力側にロツク信号LOCKP３が通さ
れ、それが２進カウンタPRCOUNTに新しいカ
ウンタ状態Z1＝１、Z2＝１として入力される。
それにより後続のリクエスト信号REQP３はプラ
イオリテイ回路PRIORの入力端Ｅ０すなわち最
高のプライオリテイを有する入力端に通される。 特定の番号を有するリクエストへの最高プライ
オリテイの割当ては他のリクエストの選択を排除
しない。すなわち、特別な緊急性を前提条件とし
ても２つの特別優先リクエストの間に多少の時間
間隔が入るので、その間に他のリクエストが選択
され得る。 ロツク信号なしで低いほうのプライオリテイを
有するリクエストの受入れによつて、プライオリ
テイ選択装置に存在するロツク状態が解除される
ことはない。なぜならば、このようなリクエスト
に対してはコンパレータALUがｘ≠ｙを検出し
て、第３のパルスPULS３に対するアンドゲート
Ｕ２を阻止状態にするからである。 それに対して、ロツク信号により案内され従つ
て最高のプライオリテイを与えられていた一連の
リクエストのうち最初にもはやロツク信号
LOCKPx＝１により案内されなくなつたリクエス
トの受入れによつて、プライオリテイ選択装置の
ロツク状態は解除される。このリクエストに対す
るプライオリテイ割当の時点t1すなわち第１のパ
ルスPULS１の開始時にはまだロツク状態が存在
するので、このリクエストには最高のプライオリ
テイが割当てられる。このリクエストのリクエス
ト番号が排他的オア回路EXOR１，EXOR２の出
力側に現われると、コンパレータALUがこのリ
クエスト番号とレジスタREGPNrに記憶されたリ
クエスト番号との一致（ｘ＝ｙ）を検出して２進
値“１”の出力を生ずる。それによりアンド回路
Ｕ２が第３のパルスPULS３に対して導通状態に
なる。またロツク信号LOCKPxに対応する制御信
号LOCKが２進値“０”となるので、フリツプフ
ロツプINHFFがリセツトされ、アンド回路Ｕ１
が第２のパルスPULS２に対して導通状態にな
る。２進カウンタPRCOUNTによる第２のパル
スPULS２のカウントが再開される。
第１図はプライオリテイ選択装置のブロツク回
路図、第２図は第１図の装置における種々の信号
の時間的経過を示す図、第３図は１つのプロセツ
サに最高のプライオリテイを一時的に割当てるよ
うにした実施例のブロツク回路図である。 ALU……コンパレータ、EXOR……排他的オ
ア回路、INHFF……フリツプフロツプ、MUX…
…マルチプレクサ、OR……オア回路、
PRCOUNT……２進カウンタ、PRCREG，
REGPNr……レジスタ、Ｕ……アンド回路。
路図、第２図は第１図の装置における種々の信号
の時間的経過を示す図、第３図は１つのプロセツ
サに最高のプライオリテイを一時的に割当てるよ
うにした実施例のブロツク回路図である。 ALU……コンパレータ、EXOR……排他的オ
ア回路、INHFF……フリツプフロツプ、MUX…
…マルチプレクサ、OR……オア回路、
PRCOUNT……２進カウンタ、PRCREG，
REGPNr……レジスタ、Ｕ……アンド回路。
Claims (1)
- 【特許請求の範囲】 １ 複数の同時に存在するオペレーシヨンリクエ
ストから中央制御部に向けて１つのオペレーシヨ
ンリクエストを選択するためのプライオリテイ選
択装置であつて、各オペレーシヨンリクエストは
少なくとも１つのリクエスト信号REQP０ないし
REQP３から成るかないしは１つのリクエスト信
号を伴い、プライオリテイ回路PRIORが備えら
れ、該回路の入力端は異なるプライオリテイに固
定的に対応づけられ、該回路の出力信号は選択さ
れた入力信号が与えられている入力端の番号を２
進コードの形態で表わし、リクエスト信号REQP
０ないしREQP３をプライオリテイ回路PRIOR
の入力端にサイクリツクに交替可能に直通するた
めのマルチプレクサMUX０ないしMUX３が備え
られ、マルチプレクサMUX０ないしMUX３の制
御のためにプライオリテイ決定の終了後に１計数
単位だけ進む２進カウンタPRCOUNTが備えら
れ、レジスタPRCREGが備えられ、このレジス
タにそのときの計数状態がプライオリテイ回路
PRIORのアクテイブ化と同時に第１のパルスの
開始により転送され、排他的オア回路EXOR１，
EXOR２が備えられ、該回路の入力端はプライオ
リテイ回路PRIORの出力端およびレジスタ
PRCREGの出力端と接続され、前記排他的オア
回路の出力端PNr１，PNr２は、選択されたリク
エスト信号REQP０ないしREQP３の番号または
リクエスト信号を出力する要素の番号を２進コー
ドの形式で表わすための信号を導くようになつた
ものにおいて、 (イ) 排他的オア回路EXOR１，EXOR２の出力端
が２進カウンタPRCOUNTのプリセツト用の
入力端、第２のレジスタREGPNrの入力端およ
びコンパレータALUの第１群の入力端ｘ１，
ｘ２と接続されており、このコンパレータ
ALUの第２群の入力端ｙ１，ｙ２は第２のレ
ジスタREGPNrの出力端に接続されており、 (ロ) 丁度選択されたリクエスト信号REQPxを伴
うロツク信号LOCKPxが、先行するプライオリ
テイ決定の終了後に放出される第２のパルス
PULS２による２進カウンタPRCOUNTへのこ
のリクエスト信号の番号PNr１，PNr２の入力
を制御し、同時にこのリクエスト番号が第２の
レジスタREGPNrに転送され、 (ハ) ロツク信号LOCKPxが第３のパルスPULS３
によりフリツプフロツプINHFFに転送され、
それによつて第２のパルスPULS２を、リクエ
スト信号REQPxがロツク信号LOCKPxの終了
後初めて選択されるまで阻止することを特徴と
するプライオリテイ選択装置。 ２ コンパレータALUの出力端がオア回路ORの
第１の入力端と、フリツプフロツプINHFFの反
転出力端が第２のパルスPULS２に対するアンド
回路Ｕ１の制御入力端およびオア回路ORの第２
の入力端と、オア回路ORの出力端が第３のパル
スPULS３に対するアンド回路Ｕ２の制御入力端
と、またこのアンド回路Ｕ２の出力端がフリツプ
フロツプINHFFのクロツク入力端とそれぞれ接
続されており、フリツプフロツプINHFFのデー
タ入力端にロツク信号LOCKPxが与えられること
を特徴とする特許請求の範囲第１項記載のプライ
オリテイ選択装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3126384.4 | 1981-07-03 | ||
| DE3126384A DE3126384C2 (de) | 1981-07-03 | 1981-07-03 | Prioritätsauswahleinrichtung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5816351A JPS5816351A (ja) | 1983-01-31 |
| JPS6217255B2 true JPS6217255B2 (ja) | 1987-04-16 |
Family
ID=6136090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57116093A Granted JPS5816351A (ja) | 1981-07-03 | 1982-07-02 | プライオリテイ選択装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0069886B1 (ja) |
| JP (1) | JPS5816351A (ja) |
| AT (1) | ATE11082T1 (ja) |
| DE (1) | DE3126384C2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3228788C2 (de) * | 1982-08-02 | 1984-06-20 | Siemens AG, 1000 Berlin und 8000 München | Anforderungsauswahlsteuerung in einem Prozessor-Speicher-Verbindungssytem |
| JP2557066B2 (ja) * | 1987-08-12 | 1996-11-27 | 東芝エンジニアリング株式会社 | 優先度制御回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3798591A (en) * | 1971-09-28 | 1974-03-19 | Gen Electric Co Ltd | Access circuit for a time-shared data processing equipment |
| US4237534A (en) * | 1978-11-13 | 1980-12-02 | Motorola, Inc. | Bus arbiter |
| CA1143854A (en) * | 1979-03-12 | 1983-03-29 | Paul Binder | Apparatus for interconnecting the units of a data processing system |
-
1981
- 1981-07-03 DE DE3126384A patent/DE3126384C2/de not_active Expired
-
1982
- 1982-06-22 AT AT82105470T patent/ATE11082T1/de not_active IP Right Cessation
- 1982-06-22 EP EP82105470A patent/EP0069886B1/de not_active Expired
- 1982-07-02 JP JP57116093A patent/JPS5816351A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5816351A (ja) | 1983-01-31 |
| EP0069886B1 (de) | 1985-01-02 |
| EP0069886A1 (de) | 1983-01-19 |
| DE3126384C2 (de) | 1983-04-21 |
| ATE11082T1 (de) | 1985-01-15 |
| DE3126384A1 (de) | 1983-01-20 |
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