JPS62173541A - ブレ−クポイント制御方式 - Google Patents
ブレ−クポイント制御方式Info
- Publication number
- JPS62173541A JPS62173541A JP61014962A JP1496286A JPS62173541A JP S62173541 A JPS62173541 A JP S62173541A JP 61014962 A JP61014962 A JP 61014962A JP 1496286 A JP1496286 A JP 1496286A JP S62173541 A JPS62173541 A JP S62173541A
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- JP
- Japan
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- control
- microcode
- breakpoint
- register
- wcs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
マイクロプログラムによって制御されるプロセッサにお
いて、該マイクロコードにブレークポイント制御フィー
ルドを設けることにより、該ブレークポイント制御フィ
ールドの値が、例えば、°１°のとき、該マイクロコー
ドが読み出された時点で、ブレークポイント制御を行う
ようにしたものである。
いて、該マイクロコードにブレークポイント制御フィー
ルドを設けることにより、該ブレークポイント制御フィ
ールドの値が、例えば、°１°のとき、該マイクロコー
ドが読み出された時点で、ブレークポイント制御を行う
ようにしたものである。
本発明は、マイクロプログラムによって制御されるプロ
セッサにおけるブレークポイント制御方式に関する。
セッサにおけるブレークポイント制御方式に関する。
従来から、設計の容易性、或いは制御の柔軟性が得られ
ることがら°、マイクロプログラムによって制御される
計算機システムが知られているが、最近の半導体技術の
著しい進歩に伴い、制御記憶の大容量化、経済化が促進
されるにつれ、該マイクロプログラムによる制御の内容
も、益々多様化。
ることがら°、マイクロプログラムによって制御される
計算機システムが知られているが、最近の半導体技術の
著しい進歩に伴い、制御記憶の大容量化、経済化が促進
されるにつれ、該マイクロプログラムによる制御の内容
も、益々多様化。
複雑化する動向にある。
従って、該マイクロプログラム制御の計算機システムを
設計する場合、該マイクロプログラムのバグを早期に検
出することが要求されるようになり、効率の良いブレー
クポイント制御方式が待たれるようになってきた。
設計する場合、該マイクロプログラムのバグを早期に検
出することが要求されるようになり、効率の良いブレー
クポイント制御方式が待たれるようになってきた。
〔従来の技術と発明が解決しようとする問題点〕第２図
は、従来のブレークポイント制御方式の一例を示した図
である。
は、従来のブレークポイント制御方式の一例を示した図
である。
最近の、マイクロプログラム制御の計算機システムのプ
ロセッサにおいては、プログラムバグ発生時の修復の容
易性と、その高速性とから、制御記憶として、電気的に
書き替えが可能な、所謂ライタブル・コントロール・ス
トレージ（以下、−ｃＳと云う）が使用されている。
ロセッサにおいては、プログラムバグ発生時の修復の容
易性と、その高速性とから、制御記憶として、電気的に
書き替えが可能な、所謂ライタブル・コントロール・ス
トレージ（以下、−ｃＳと云う）が使用されている。
そして、運用時において、該−ｃｓにマイクロプログラ
ムが、図示していないファイルメモリ（ＦＭ）から、Ｗ
ＣＳ７）’ｌｚ７！、レジスタ（ＷＣＳ ＡＤＲ） ６
と、 ＷＣＳデータレジスタ（ＷＣＳ ＤＡＴＡ ＲＥ
Ｇ） ３を用いて、初期マイクロプログラムローディン
グされた後、コントロールレジスタ（ＣＴＬ ＲＥＧ）
１に設定された動作モードに従って、クロック制御部
（ＣＬＫ ＣＴＬ） ２から供給されるクロックにより
走行状態となる。
ムが、図示していないファイルメモリ（ＦＭ）から、Ｗ
ＣＳ７）’ｌｚ７！、レジスタ（ＷＣＳ ＡＤＲ） ６
と、 ＷＣＳデータレジスタ（ＷＣＳ ＤＡＴＡ ＲＥ
Ｇ） ３を用いて、初期マイクロプログラムローディン
グされた後、コントロールレジスタ（ＣＴＬ ＲＥＧ）
１に設定された動作モードに従って、クロック制御部
（ＣＬＫ ＣＴＬ） ２から供給されるクロックにより
走行状態となる。
続いて、上記−Ｃ５４に対する初期マイクロプログラム
ローディング時等に、同時に初期設定されている一ＣＳ
アドレスレジスタ（ＷＣＳ ＡＤＲ） ６が示すアドレ
スがアドレスマルチプレクサ（ＡＤ ＭＰＸ） ７で選
択されることにより、上記ＷＣＳ ４がアクセスされ、
マイクロプログラムが読み出されて、パイプラインレジ
スタ（ＰＩＰＥ ＲＥ！Ｇ） ５に設定される。
ローディング時等に、同時に初期設定されている一ＣＳ
アドレスレジスタ（ＷＣＳ ＡＤＲ） ６が示すアドレ
スがアドレスマルチプレクサ（ＡＤ ＭＰＸ） ７で選
択されることにより、上記ＷＣＳ ４がアクセスされ、
マイクロプログラムが読み出されて、パイプラインレジ
スタ（ＰＩＰＥ ＲＥ！Ｇ） ５に設定される。
該パイプラインレジスタ（ＰＩＰＥ ＲＥＧ） ５に逐
次設定される各マイクロコードが、図示していないデコ
ーダによってデコードされ、該マイクロコードの各フィ
ールドが示すマイクロ制御が実行される。
次設定される各マイクロコードが、図示していないデコ
ーダによってデコードされ、該マイクロコードの各フィ
ールドが示すマイクロ制御が実行される。
上記アドレスマルチプレクサ（ＡＤ ＭＰＸ） ７にお
いては、例えば、上記マイクロ制御によって実行された
演算部（（ＡＬＵ） １２．（ＡＣＣ） １３ ）での
演算結果が、ステータスレジスタ（ＳＴＡＴＵＳ ＲＥ
Ｇ） １１に設定された情報と、上記パイプラインレジ
スタ（ＰＩＦＥＲＥＧ）５ （７）次アドレス選択フィ
ールド（ＮＡＳＦ） ４１ （７）情報とに基づいて制
御されるコンディションコードマルチプレクサ（ＣＣＭ
ＰＸ） １０の指示により、上記パイプラインレジスタ
（ＰＩＰＥ ＲＥＧ） ５の分岐アドレスフィールド（
ＢＡＦ） ４２か、或いはマイクロプログラムカウンタ
（μＰＣ） ９の何れかを選択して、次に実行すべきマ
イクロコードのアドレスとするように機能する。
いては、例えば、上記マイクロ制御によって実行された
演算部（（ＡＬＵ） １２．（ＡＣＣ） １３ ）での
演算結果が、ステータスレジスタ（ＳＴＡＴＵＳ ＲＥ
Ｇ） １１に設定された情報と、上記パイプラインレジ
スタ（ＰＩＦＥＲＥＧ）５ （７）次アドレス選択フィ
ールド（ＮＡＳＦ） ４１ （７）情報とに基づいて制
御されるコンディションコードマルチプレクサ（ＣＣＭ
ＰＸ） １０の指示により、上記パイプラインレジスタ
（ＰＩＰＥ ＲＥＧ） ５の分岐アドレスフィールド（
ＢＡＦ） ４２か、或いはマイクロプログラムカウンタ
（μＰＣ） ９の何れかを選択して、次に実行すべきマ
イクロコードのアドレスとするように機能する。
このような従来方式のマイクロプログラム制御のプロセ
ッサにおいて、ブレークポイント制御を行う場合の方法
を以下に説明する。
ッサにおいて、ブレークポイント制御を行う場合の方法
を以下に説明する。
該ブレークポイント機構は、ＷＣＳ ４に格納するマイ
クロプログラムの開発、保守に必要な機能であって、操
作者の指定するマイクロプログラムのアドレスで、当該
プロセッサを停止させ、以後、例えば、シングルステッ
プでパイプラインレジスタ（ＰｔＰＥ ＲＩＥＧ） ５
に設定されているマイクロコードを実行したり、或いは
当該プロセッサの内部の種々のレジスタの内容を見て、
該マイクロプログラムの走行状況を判断するものである
。
クロプログラムの開発、保守に必要な機能であって、操
作者の指定するマイクロプログラムのアドレスで、当該
プロセッサを停止させ、以後、例えば、シングルステッ
プでパイプラインレジスタ（ＰｔＰＥ ＲＩＥＧ） ５
に設定されているマイクロコードを実行したり、或いは
当該プロセッサの内部の種々のレジスタの内容を見て、
該マイクロプログラムの走行状況を判断するものである
。
この為、従来でのブレークポイント制御の１つは、マイ
クロコードに、ブレークポイント専用の命令を用意して
おき、図示していない操作パネル等から、札Ｓアドレス
レジスタ（ＷＣＳ ＡＤＲ） ６と。
クロコードに、ブレークポイント専用の命令を用意して
おき、図示していない操作パネル等から、札Ｓアドレス
レジスタ（ＷＣＳ ＡＤＲ） ６と。
ＷＣＳデータレジスタ（讐ＣＳ ＤＡＴＡ ＲＥＧ）
３を介して、ブレークポイントをセットしたいマイクロ
コードのアドレスに、本来のマイクロコードから、上記
ブレークポイント用のマイクロコードに置き換えること
により、ブレークポイントを実現していた。
３を介して、ブレークポイントをセットしたいマイクロ
コードのアドレスに、本来のマイクロコードから、上記
ブレークポイント用のマイクロコードに置き換えること
により、ブレークポイントを実現していた。
この方法では、上記パイプラインレジスタ（ＰＩＰＥ
ＲＥＧ） ５の各命令フィールドをデコードする、所謂
命令解釈回路のハードウェア量が多くなる問題と９本来
のマイクロコードを実行したい場合には、再度該アドレ
スのマイクロコードを本来のマイクロコードに置き換え
なければならず、操作が複雑になると云う問題があった
。
ＲＥＧ） ５の各命令フィールドをデコードする、所謂
命令解釈回路のハードウェア量が多くなる問題と９本来
のマイクロコードを実行したい場合には、再度該アドレ
スのマイクロコードを本来のマイクロコードに置き換え
なければならず、操作が複雑になると云う問題があった
。
従来のブレークポイント制御の他の１つには、上記ブレ
ークポイント専用の命令として、自分自身の番地に無条
件に分岐する無条件分岐命令を使用する方法がある。
ークポイント専用の命令として、自分自身の番地に無条
件に分岐する無条件分岐命令を使用する方法がある。
この場合には、該専用の命令をデコードする為のハード
ウェアは必要としないが、ソフトウェアが、所謂ポーリ
ング方式で監視し、該ブレークポイントを示す分岐ルー
プに入っていることを検知すると、例えば、ディスプレ
イ上に表示して、操作者に通知する必要があり、ソフト
ウェア（即ち、デバッガ）側での負担が重くなると云う
問題があった。
ウェアは必要としないが、ソフトウェアが、所謂ポーリ
ング方式で監視し、該ブレークポイントを示す分岐ルー
プに入っていることを検知すると、例えば、ディスプレ
イ上に表示して、操作者に通知する必要があり、ソフト
ウェア（即ち、デバッガ）側での負担が重くなると云う
問題があった。
従来のブレークポイント制御の他の１つは、本図に示す
ように、ブレークポイントをセットしたいマイクロプロ
グラムのアドレスを、ブレークポイントアドレスレジス
タ（ＢＰ ＡＤＲＯ，１，−・−・） １４−０．１４
−１．・−に設定しておき、ＷＣＳ ４に格納されてい
るマイクロプログラムを走行させた時に生成されるＷＣ
Ｓ ４に対するアクセスアドレス（ＷＣＳアドレス）と
、比較器（ＣＯＭＰ） １５−０．１５−１．− ・で
コンベアし、一致出力が得られた時、上記クロック制御
部（ＣＬＫＣＴＬ） ２にクロック停止信号を送出して
、当該プロセッサを停止させる方法である。
ように、ブレークポイントをセットしたいマイクロプロ
グラムのアドレスを、ブレークポイントアドレスレジス
タ（ＢＰ ＡＤＲＯ，１，−・−・） １４−０．１４
−１．・−に設定しておき、ＷＣＳ ４に格納されてい
るマイクロプログラムを走行させた時に生成されるＷＣ
Ｓ ４に対するアクセスアドレス（ＷＣＳアドレス）と
、比較器（ＣＯＭＰ） １５−０．１５−１．− ・で
コンベアし、一致出力が得られた時、上記クロック制御
部（ＣＬＫＣＴＬ） ２にクロック停止信号を送出して
、当該プロセッサを停止させる方法である。
この方式においては、当該マイクロプログラムの複数個
所で同時にブレークポイントを行いたい場合、図示の如
く複数個のブレークポイントアドレスレジスタ（ＢＰ
ＡＤＲＯ，１，−・・） １４−０．１４−１．−を設
ける必要があり、ハードウェア量が多くなると云う問題
があった。
所で同時にブレークポイントを行いたい場合、図示の如
く複数個のブレークポイントアドレスレジスタ（ＢＰ
ＡＤＲＯ，１，−・・） １４−０．１４−１．−を設
ける必要があり、ハードウェア量が多くなると云う問題
があった。
本発明は上記従来の欠点に鑑み、操作性が良く。
ソフトウェア負担も少なく、且つハードウェア量を増加
させないブレークポイント制御方式を提供することを目
的とするものである。
させないブレークポイント制御方式を提供することを目
的とするものである。
第１図は本発明の一実施例をブロック図で示した図であ
る。
る。
本発明においては、少なくとも、ライタブル・コントロ
ール・ストレージ（ＷＣＳ） ４と、パイプラインレジ
スタ（ＰＩＰＥ ＲＥＧ） ５と、シーケンス制御部６
〜１１と、タイミング制御部１，２と、演算部１２゜１
３とを備え、該ライタブル・コントロール・ストレージ
（ＷＣＳ） ４からパイプラインレジスタ（ＰＩＰｒ！
ＲＥＧ） ５に読み出されたマイクロプログラムで制御
されるプロセッサにおいて、上記ライタブル・コントロ
ール・ストレージ（ＷＣＳ） ４に格納されているマイ
クロコードに、ブレークポイント制御フィールド（ＢＰ
ＣＦ） ４０を設け、該ブレークポイント制御フィール
ド（ＢＰＣＦ） ４０の値によって、ブレークポイント
制御を行うように構成する。
ール・ストレージ（ＷＣＳ） ４と、パイプラインレジ
スタ（ＰＩＰＥ ＲＥＧ） ５と、シーケンス制御部６
〜１１と、タイミング制御部１，２と、演算部１２゜１
３とを備え、該ライタブル・コントロール・ストレージ
（ＷＣＳ） ４からパイプラインレジスタ（ＰＩＰｒ！
ＲＥＧ） ５に読み出されたマイクロプログラムで制御
されるプロセッサにおいて、上記ライタブル・コントロ
ール・ストレージ（ＷＣＳ） ４に格納されているマイ
クロコードに、ブレークポイント制御フィールド（ＢＰ
ＣＦ） ４０を設け、該ブレークポイント制御フィール
ド（ＢＰＣＦ） ４０の値によって、ブレークポイント
制御を行うように構成する。
即ち、本発明によれば、マイクロプログラムによって制
御されるプロセッサにおいて、該マイクロコードにブレ
ークポイント制御フィールドを設けることにより、該ブ
レークポイント制御フィールドの値が、例えば、°１°
のとき、該マイクロコードが読み出された時点で、ブレ
ークポイント制御を行うようにしたものであるので、ハ
ードウェア量を増加させることなく、ソフトウェア（デ
バッガ）に対する負担も少なく、且つ操作性も良いブレ
ークポイント制御方式を実現することができる効果があ
る。
御されるプロセッサにおいて、該マイクロコードにブレ
ークポイント制御フィールドを設けることにより、該ブ
レークポイント制御フィールドの値が、例えば、°１°
のとき、該マイクロコードが読み出された時点で、ブレ
ークポイント制御を行うようにしたものであるので、ハ
ードウェア量を増加させることなく、ソフトウェア（デ
バッガ）に対する負担も少なく、且つ操作性も良いブレ
ークポイント制御方式を実現することができる効果があ
る。
以下本発明の実施例を図面によって詳述する。
前述の第１図は、本発明の一実施例をブロック図で示し
た図であり、ＷＣＳ ｄ内に設けられているブロックポ
イント制御フィールド（ＢＰＣＦ） ４０．及び関連機
構が本発明を実施するのに必要な手段である。
た図であり、ＷＣＳ ｄ内に設けられているブロックポ
イント制御フィールド（ＢＰＣＦ） ４０．及び関連機
構が本発明を実施するのに必要な手段である。
尚、全図を通して同じ符号は同じ対象物を示している。
本発明を実施しても、マイクロプログラム制御の基本的
な動作は従来と変わることはないので省略し、ここでは
、本発明によるブレークポイント制御動作を中心にして
説明する。
な動作は従来と変わることはないので省略し、ここでは
、本発明によるブレークポイント制御動作を中心にして
説明する。
先ず、図示していないファイルメモリ（ＦＭ）に格納さ
れているマイクロプログラムの内、ブレークポイント制
御を行いたいマイクロコードの上記ブレークポイント制
御フィールド（ＢＰＣＦ） ４０に予め“１”をセット
しておき、前述の初期マイクロプログラムローディング
機構によって、上記マイクロプログラムを−ＣＳ ４に
ローディングする。
れているマイクロプログラムの内、ブレークポイント制
御を行いたいマイクロコードの上記ブレークポイント制
御フィールド（ＢＰＣＦ） ４０に予め“１”をセット
しておき、前述の初期マイクロプログラムローディング
機構によって、上記マイクロプログラムを−ＣＳ ４に
ローディングする。
このとき、該°１゛をセットする （つまり、ブレ−ク
ポイントをセットする）マイクロコードは複数個あって
も良い。
ポイントをセットする）マイクロコードは複数個あって
も良い。
この後、ＷＣＳアドレスレジスタ（ＷＣＳ ＡＤＲ）
６にスタートアドレスをセットすると共に、コントロー
ルレジスタ（ＣＴＬ ＲＵＧ） １にプロセッサＲＵＮ
状態をセントする。
６にスタートアドレスをセットすると共に、コントロー
ルレジスタ（ＣＴＬ ＲＵＧ） １にプロセッサＲＵＮ
状態をセントする。
こうすると、クロック制御部（ＣＬＫ ＣＴＬ） ２が
起動され、シーケンス制御部（６〜１１）にクロックが
供給されることにより、該スタートアドレスからＷＣＳ
４がアクセスされ、該ＷＣ３４から次々とマイクロコ
ードがパイプラインレジスタ（ＰＩＰＥ Ｒ１１！Ｇ）
５にセットされ、それぞれのマイクロコードが実行さ
れていく。
起動され、シーケンス制御部（６〜１１）にクロックが
供給されることにより、該スタートアドレスからＷＣＳ
４がアクセスされ、該ＷＣ３４から次々とマイクロコ
ードがパイプラインレジスタ（ＰＩＰＥ Ｒ１１！Ｇ）
５にセットされ、それぞれのマイクロコードが実行さ
れていく。
そして、上記ブレークポイント制御フィールド（ＢＰＣ
Ｆ） ４０が１゛のマイクロコードが、上記パイプライ
ンレジスタ（ＰＩＰＥ ＲＥＧ） ５にラッチされると
、クロック制御部（ＣＬＫ ＣＴＬ） ２に対してクロ
ック停止信号が送出される。
Ｆ） ４０が１゛のマイクロコードが、上記パイプライ
ンレジスタ（ＰＩＰＥ ＲＥＧ） ５にラッチされると
、クロック制御部（ＣＬＫ ＣＴＬ） ２に対してクロ
ック停止信号が送出される。
この結果、該パイプラインレジスタ（ＰＩＰＥ ＲＥＧ
）５にセットされたマイクロコードは実行されない侭で
、当該プロセッサは停止することになる。
）５にセットされたマイクロコードは実行されない侭で
、当該プロセッサは停止することになる。
ここで、今、パイプラインレジスタ（ＰＩＰＥ ＲＥＧ
）５にセットされているマイクロコードをシングルステ
ップで実行したい場合には、前述のコントロールレジス
タ（ＣＴＬ ＲＥＧ） １に、シングルステップモード
をセットすることにより、該マイクロコードをクロック
単位に実行することができる。
）５にセットされているマイクロコードをシングルステ
ップで実行したい場合には、前述のコントロールレジス
タ（ＣＴＬ ＲＥＧ） １に、シングルステップモード
をセットすることにより、該マイクロコードをクロック
単位に実行することができる。
上記の例では、特定のマイクロコードのブレークポイン
トフィールド（ＨＰ Ｆ） ４０に１゛をセットするの
に、ファイルメモリ（ＦＭ）に格納されているマイクロ
コードの当該フィールドに１゛をセットした後、ＷＣＳ
４にローディングする方法で説明したが、ＷＣＳアド
レスレジスタ（ＷＣＳ ＡＤＲ） ６と、 ＷＣＳデー
タレジスタ（ＷＣＳ ＤＡＴＡ ＲＢＧ） ３に、ブレ
ークポイント制御を行いたいマイクロコードのアドレス
と、該マイクロコードのブレークポイント制御フィール
ド（ＢＰＣＦ） ４０に１゛をセットした後、図示して
いない操作パネルから直接、ＷＣＳ ４にセットするよ
うにしても良いことは云う迄もない。
トフィールド（ＨＰ Ｆ） ４０に１゛をセットするの
に、ファイルメモリ（ＦＭ）に格納されているマイクロ
コードの当該フィールドに１゛をセットした後、ＷＣＳ
４にローディングする方法で説明したが、ＷＣＳアド
レスレジスタ（ＷＣＳ ＡＤＲ） ６と、 ＷＣＳデー
タレジスタ（ＷＣＳ ＤＡＴＡ ＲＢＧ） ３に、ブレ
ークポイント制御を行いたいマイクロコードのアドレス
と、該マイクロコードのブレークポイント制御フィール
ド（ＢＰＣＦ） ４０に１゛をセットした後、図示して
いない操作パネルから直接、ＷＣＳ ４にセットするよ
うにしても良いことは云う迄もない。
このように、本発明は、一般に、マイクロコードには、
未使用フィールドがあることに着目し、この部分の、例
えば、１ビツトを、上記ブレークポイント制御フィー゛
ルド（ＢＰＣＦ） ４０として使用することにより、該
フィールドが“１゛に設定されているマイクロコードが
パイプラインレジスタ（ＰＩＰＥ ＲＥＧ） ５に読み
出されラッチされた時点で、クロックを停止させるよう
にした所に特徴がある。
未使用フィールドがあることに着目し、この部分の、例
えば、１ビツトを、上記ブレークポイント制御フィー゛
ルド（ＢＰＣＦ） ４０として使用することにより、該
フィールドが“１゛に設定されているマイクロコードが
パイプラインレジスタ（ＰＩＰＥ ＲＥＧ） ５に読み
出されラッチされた時点で、クロックを停止させるよう
にした所に特徴がある。
以上、詳細に説明したように、本発明のブレークポイン
ト制御方式は、マイクロプログラムによって制御される
プロセッサにおいて、該マイクロコードにブレークポイ
ント制御フィールドを設けることにより、該ブレークポ
イント制御フィールドの値が、例えば、°１゛ のとき
、該マイクロコードが読み出された時点で、ブレークポ
イント制御を行うようにしたものであるので、ハードウ
ェア量を増加させることなく、ソフトウェア（デバッガ
）に対する負担も少なく、且つ操作性も良いブレークポ
イント制御方式を実現することができる効果がある。
ト制御方式は、マイクロプログラムによって制御される
プロセッサにおいて、該マイクロコードにブレークポイ
ント制御フィールドを設けることにより、該ブレークポ
イント制御フィールドの値が、例えば、°１゛ のとき
、該マイクロコードが読み出された時点で、ブレークポ
イント制御を行うようにしたものであるので、ハードウ
ェア量を増加させることなく、ソフトウェア（デバッガ
）に対する負担も少なく、且つ操作性も良いブレークポ
イント制御方式を実現することができる効果がある。
第１図は本発明の一実施例をブロック図で示した図。
第２図は従来のブレークポイント制御方式の一例を示し
た図。 である。 図面において、 １はコントロールレジスタ（ＣＴＬ ＲＥＧ）。 ２はクロック制御部（ＣＬＫ ＣＴＬ）。 ３はＷＣＳデータレジスタ（ＷＣＳ ＤＡＴＡ ＲＥＧ
）。 ４はライタブル・コントロール・ストレージ（ＷＣＳ）
。 ４０はブレークポイント制御フィールド（ＢＰＣＦ）
。 ４１は次アドレス選択フィールド（ＮＡＳＦ） 。 ４２は分岐アドレスフィールド（ＢＡＦ） 。 ５はパイプラインレジスタ（ＰＩＰＥ ＲＥＧ）。 ６はＷＣＳアドレスレジスタ（ＷＣＳ ＡＤＲ）。
た図。 である。 図面において、 １はコントロールレジスタ（ＣＴＬ ＲＥＧ）。 ２はクロック制御部（ＣＬＫ ＣＴＬ）。 ３はＷＣＳデータレジスタ（ＷＣＳ ＤＡＴＡ ＲＥＧ
）。 ４はライタブル・コントロール・ストレージ（ＷＣＳ）
。 ４０はブレークポイント制御フィールド（ＢＰＣＦ）
。 ４１は次アドレス選択フィールド（ＮＡＳＦ） 。 ４２は分岐アドレスフィールド（ＢＡＦ） 。 ５はパイプラインレジスタ（ＰＩＰＥ ＲＥＧ）。 ６はＷＣＳアドレスレジスタ（ＷＣＳ ＡＤＲ）。
Claims (1)
- 【特許請求の範囲】 少なくとも、ライタブル・コントロール・ストレージ（
ＷＣＳ）（４）と、パイプラインレジスタ（ＰＩＰＥ
ＲＥＧ）（５）と、シーケンス制御部（６〜１１）と、
タイミング制御部（１、２）と、演算部（１２、１３）
とを備え、該ライタブル・コントロール・ストレージ（
ＷＣＳ）（４）からパイプラインレジスタ（ＰＩＰＥ
ＲＥＧ）（５）に読み出されたマイクロプログラムで制
御されるプロセッサにおいて、 上記ライタブル・コントロール・ストレージ（ＷＣＳ）
（４）に格納されているマイクロコードに、ブレークポ
イント制御フィールド（ＢＰＣＦ）（４０）を設け、該
ブレークポイント制御フィールド（ＢＰＣＦ）（４０）
の値によって、ブレークポイント制御を行うようにした
ことを特徴とするブレークポイント制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61014962A JPS62173541A (ja) | 1986-01-27 | 1986-01-27 | ブレ−クポイント制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61014962A JPS62173541A (ja) | 1986-01-27 | 1986-01-27 | ブレ−クポイント制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62173541A true JPS62173541A (ja) | 1987-07-30 |
Family
ID=11875604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61014962A Pending JPS62173541A (ja) | 1986-01-27 | 1986-01-27 | ブレ−クポイント制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62173541A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04320542A (ja) * | 1991-04-19 | 1992-11-11 | Advantest Corp | 中央演算処理装置 |
-
1986
- 1986-01-27 JP JP61014962A patent/JPS62173541A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04320542A (ja) * | 1991-04-19 | 1992-11-11 | Advantest Corp | 中央演算処理装置 |
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