JPS6217775B2 - - Google Patents
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- JPS6217775B2 JPS6217775B2 JP54147427A JP14742779A JPS6217775B2 JP S6217775 B2 JPS6217775 B2 JP S6217775B2 JP 54147427 A JP54147427 A JP 54147427A JP 14742779 A JP14742779 A JP 14742779A JP S6217775 B2 JPS6217775 B2 JP S6217775B2
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- JP
- Japan
- Prior art keywords
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- circuit
- storage
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- failure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Detection And Correction Of Errors (AREA)
Description
本発明は記憶装置にアドレスを供給するアドレ
ス供給手段のエラー検出を行なうデータ処理装置
に関する。 従来のデータ処理装置では、記憶装置にアドレ
スを供給するときに、アドレスレジスタの上位ア
ドレスによる記憶素子群選択信号または、下位ア
ドレスによる記憶素子内のアドレスがそのまま記
憶装置に供給される傾向がある。例えば、ワード
単位幅を構成する複数個の記憶素子の集合である
記憶素子群を選択する記憶素子群選択信号すなわ
ち、上位アドレスと記憶素子内のアドレス指定を
行う下位アドレスとが供給される場合、アドレス
レジスタ本体の故障であればアドレスレジスタ自
身のエラー検出回路でエラー検出が行なわれ、ま
た記憶素子群選択回路の故障であれば記憶素子群
選択回路自身のエラー検出回路でエラー検出が行
なわれる。しかし、全記憶素子に下位アドレスを
供給するには、信号供給素子の負荷条件から同一
アドレス信号を複数倍にして物理的に分散してい
る記憶素子群に分配するためにアドレス分配回路
が必要となる。 しかし、このアドレス分配回路のエラー検出は
エラー検出回路のハードウエア量が大きくなるた
め省略される場合がある。このアドレス分配回路
のエラー検出動作の省略は、アドレス分配回路が
故障したとき記憶部に対して誤つたアドレスを供
給し、誤つたアドレスに対するワードを誤り検出
されることなく読出す結果をもたらす。従つて、
その時点ではエラー検出が不可能であり、そのデ
ータ使用に際してデータ誤りが検出されるという
欠点がある。 また、アドレス分配回路のエラー検出動作を省
略しない場合にはハードウエア量が大きくなる欠
点がある。 本発明の目的は上述の欠点を解決し、装置の信
頼性を向上を図つたデータ処理装置を提供するこ
とにある。 本発明の装置は、各ワードデータの内容に応答
して誤り検出訂正符号を発生する誤り検出訂正符
号発生手段と、 前記各ワードデータおよび前記各ワードデータ
に対応する誤り訂正符号を一対かつ分割記憶する
領域を有する記憶手段と、 この記憶手段の記憶位置を示すアドレスを格納
するアドレス格納手段と、 このアドレス格納手段の故障を検出する第１の
故障検出手段と、 前記記憶手段の前記一対の記憶領域に与える上
位アドレスを生成する上位アドレス生成手段と、 この上位アドレス生成手段の故障を検出する第
２の故障検出手段と、 前記アドレス格納手段から供給されるアドレス
の下位部分に応答して前記記憶手段の分割記憶す
る領域のそれぞれに異なる下位アドレスを与える
アドレス分配手段と、 前記上位アドレス生成手段からの上位アドレス
と前記アドレス分配手段からの下位アドレスとの
指定により前記記憶手段から読み出されるデータ
ワードの誤りを検出する誤り検出手段とを備えた
ことを特徴とする。 本発明の特徴は、誤り検出訂正符号が付加され
たワードデータを記憶する複数個の記憶素子から
なる記憶素子群の各ワードデータ記憶装置を複数
に分割して２系統以上のアドレス供給を行なうこ
とによりアドレス信号供給手段の故障検出を読み
出したワードデータに対する単一誤り訂生検出お
よび二重誤り検出を行なう誤り訂正検出回路（以
下ECC回路）で行なうようにしたことにある。 次に本発明について図面を参照して詳細に説明
する。 第１図に示す本実施例は、書込みワード用
ECC発生回路１、読出しワード用ECC回路２、
主アドレスレジスタ３、補助アドレスレジスタ
４、アドレス比較一致検出回路５、上位アドレス
による記憶素子群選択回路６、下位アドレスを記
憶回路部の全記憶素子に供給するアドレス分配回
路７、記憶素子群選択回路６に対する１／Ｎチエ
ツク回路８および０〜３キロワードのアドレスで
それぞれのキロワードがビツト位置０〜19の20ビ
ツトを有する第１の記憶部回路部９と０〜３キロ
ワードのアドレスでそれぞれのキロワードがビツ
ト位置20〜39の20ビツトを有する第２の記憶回路
部１０と４〜７キロワードのアドレスでそれぞれ
のキロワードがビツト位置０〜19の20ビツトを有
する第３の記憶回路部１１と４〜７キロワードの
アドレスでそれぞれのキロワードがビツト位置20
〜39の20ビツトを有する第４の記憶回路部１２と
からなる記憶装置から構成されている。 次に本発明の動作について詳細に説明する。 中央処理装置（図示せず）からの書込みデータ
１０１は前記ECC発生回路１と前記回路部９〜
１２とに与えられ、書込みデータ１０１の供給に
応答して前記ECC発生回路１から発生される出
力信号１０２は前記記憶回路部１０および１２の
ビツト32〜39に与えられる。前記ECC発生回路
１の出力信号１０３はECC発生回路のチエツク
出力でエラーが検出されたときに中央処理装置
（図示せず）に報告される。中央処理装置からの
入力信号１０４は前記レジスタ３および４に同時
に格納され、前記レジスタ３の上位出力信号１０
６は前記選択回路６と前記検出回路５とに供給さ
れる。また、下位アドレスの出力信号１０５は前
記分配回路７と前記検出回路５とに供給され、前
記レジスタ４の出力信号１０７は前記検出回路５
に供給される。この検出回路５ではアドレスが比
較され、出力信号１０８がエラー検出信号として
出力される。前記選択回路６の出力信号１２０お
よび１２１はそれぞれ記憶回路部の０〜３キロワ
ードのアドレスを示す前記記憶回路部９および１
０、４〜７キロワードのアドレスを示す前記記憶
回路部１１および１２の記憶素子群選択信号とし
て与えられるとともに前記選択回路６の１／Ｎチ
エツク回路８の入力信号としても与えられる。前
記分配回路７の出力信号１１０，１１１，１１２
および１１３はそれぞれ前記記憶回路部９，１
０，１１および１２の下位アドレス信号として与
えられ、前記選択回路６の１／Ｎチエツク回路８
の出力信号１２２はエラー検出信号として出力さ
れる。前記記憶回路部９〜１２の出力信号１３０
に応答して前記ECC回路２から出力信号１３１
が読出しワードとして次段の回路へ送出されると
ともに出力信号１３２がエラー検出信号として出
力される。 書込みワード用ECC発生回路１と読出しワー
ド用ECC回路２を有しているデータ処理装置に
おいては、書込みワードといつしよにECCコー
ドが同時に前記記憶回路部１０および１２のビツ
ト32〜39に書込まれ読出しワードといつしよに
ECCコードが前記記憶回路部１０および１２か
ら同時に読み出され前記ECC回路２にてワード
の内容がチエツクされる。また、主アドレスレジ
スタ３と補助アドレスレジスタ４を有し、これら
の内容を前記検出回路５で比較することによりア
ドレスレジスタ自体の故障を検出できる。 また、アドレスレジスタの上位アドレスの供給
に応答して前記選択回路６から出力される選択信
号１２０および１２１のチエツクは１／Ｎチエツ
ク回路８にて行なわれる。しかし、下位アドレス
を前記記憶回路部９，１０，１１および１２に供
給する前記分配回路７でチエツクを行なうとチエ
ツク回路量が増大になるため、普通チエツク回路
を設けていない。すなわち、下位アドレスは全て
の記憶素子に供給する必要があり、前記分配回路
７が必然的に必要とされるが、前記回路７自体は
単なるバツフアゲート構成であるためパリテイチ
エツクは不可能であり前記検出回路５相当の一致
回路をを設けるしかなく、これではゲート数が多
大となる。この欠点を解決するため本実施例にお
いては、前記分配回路７の故障を読出しワード用
ECC回路２の読出しデータ誤りエラーとして検
出している。 次に下位アドレス分配回路７の構成および動作
について第２図を参照しながら詳細に説明する。 第２図を参照すると、アドレスレジスタ回路３
の下位アドレスを示す出力信号１０５は実際は複
数ビツト（最上位ビツトをa0とし最下位ビツトを
ａoとする）で構成されており、a0〜ａoはそれぞ
れ複数のバツフアゲートを経由して分配される。
下位アドレス供給信号のa0ビツトはバツフアゲー
ト５０，６０，７０および８０の各ゲートで構成
され、またａoビツトはバツフアゲート５１，６
１，７１および８１の各ゲートで構成されてい
る。バツフアゲート５０および５１の出力信号が
下位アドレス供給信号１１０を構成し記憶回路部
９に与えられ、同様にバツフアゲード６０および
６１の出力信号が下位アドレス供給信号１１１を
構成し記憶回路部１０に与えられ、バツフアゲー
ト７０および７１の出力信号が下位アドレス供給
信号１１２を構成し記憶回路部１１に与えられ、
バツフアゲート８０および８１の出力信号が下位
アドレス供給信号１１３を構成し記憶回路部１２
に与えられる構成となつている。 記憶回路部のワード幅を40ビツトとした時、ビ
ツト０〜ビツト31までは入力データ１０１であ
り、ビツト32〜ビツト39まではビツト０〜ビツト
31の入力データ１０１より発生されたECCビツ
ト１０２の構成となり、記憶回路部９および１１
は入力データ１０１のビツト０〜ビツト19が格納
され、記憶回路部１０および１２は入力データ１
０１のビツト20〜ビツト31および入力データ１０
１のビツト０〜ビツト31より発生されたECCビ
ツト８ビツトが格納されることになる。 ここで説明上“0008（16）”番地および“0009
（16）”番地の内容を下記に示す値と仮定して以下
動作説明をする。
ス供給手段のエラー検出を行なうデータ処理装置
に関する。 従来のデータ処理装置では、記憶装置にアドレ
スを供給するときに、アドレスレジスタの上位ア
ドレスによる記憶素子群選択信号または、下位ア
ドレスによる記憶素子内のアドレスがそのまま記
憶装置に供給される傾向がある。例えば、ワード
単位幅を構成する複数個の記憶素子の集合である
記憶素子群を選択する記憶素子群選択信号すなわ
ち、上位アドレスと記憶素子内のアドレス指定を
行う下位アドレスとが供給される場合、アドレス
レジスタ本体の故障であればアドレスレジスタ自
身のエラー検出回路でエラー検出が行なわれ、ま
た記憶素子群選択回路の故障であれば記憶素子群
選択回路自身のエラー検出回路でエラー検出が行
なわれる。しかし、全記憶素子に下位アドレスを
供給するには、信号供給素子の負荷条件から同一
アドレス信号を複数倍にして物理的に分散してい
る記憶素子群に分配するためにアドレス分配回路
が必要となる。 しかし、このアドレス分配回路のエラー検出は
エラー検出回路のハードウエア量が大きくなるた
め省略される場合がある。このアドレス分配回路
のエラー検出動作の省略は、アドレス分配回路が
故障したとき記憶部に対して誤つたアドレスを供
給し、誤つたアドレスに対するワードを誤り検出
されることなく読出す結果をもたらす。従つて、
その時点ではエラー検出が不可能であり、そのデ
ータ使用に際してデータ誤りが検出されるという
欠点がある。 また、アドレス分配回路のエラー検出動作を省
略しない場合にはハードウエア量が大きくなる欠
点がある。 本発明の目的は上述の欠点を解決し、装置の信
頼性を向上を図つたデータ処理装置を提供するこ
とにある。 本発明の装置は、各ワードデータの内容に応答
して誤り検出訂正符号を発生する誤り検出訂正符
号発生手段と、 前記各ワードデータおよび前記各ワードデータ
に対応する誤り訂正符号を一対かつ分割記憶する
領域を有する記憶手段と、 この記憶手段の記憶位置を示すアドレスを格納
するアドレス格納手段と、 このアドレス格納手段の故障を検出する第１の
故障検出手段と、 前記記憶手段の前記一対の記憶領域に与える上
位アドレスを生成する上位アドレス生成手段と、 この上位アドレス生成手段の故障を検出する第
２の故障検出手段と、 前記アドレス格納手段から供給されるアドレス
の下位部分に応答して前記記憶手段の分割記憶す
る領域のそれぞれに異なる下位アドレスを与える
アドレス分配手段と、 前記上位アドレス生成手段からの上位アドレス
と前記アドレス分配手段からの下位アドレスとの
指定により前記記憶手段から読み出されるデータ
ワードの誤りを検出する誤り検出手段とを備えた
ことを特徴とする。 本発明の特徴は、誤り検出訂正符号が付加され
たワードデータを記憶する複数個の記憶素子から
なる記憶素子群の各ワードデータ記憶装置を複数
に分割して２系統以上のアドレス供給を行なうこ
とによりアドレス信号供給手段の故障検出を読み
出したワードデータに対する単一誤り訂生検出お
よび二重誤り検出を行なう誤り訂正検出回路（以
下ECC回路）で行なうようにしたことにある。 次に本発明について図面を参照して詳細に説明
する。 第１図に示す本実施例は、書込みワード用
ECC発生回路１、読出しワード用ECC回路２、
主アドレスレジスタ３、補助アドレスレジスタ
４、アドレス比較一致検出回路５、上位アドレス
による記憶素子群選択回路６、下位アドレスを記
憶回路部の全記憶素子に供給するアドレス分配回
路７、記憶素子群選択回路６に対する１／Ｎチエ
ツク回路８および０〜３キロワードのアドレスで
それぞれのキロワードがビツト位置０〜19の20ビ
ツトを有する第１の記憶部回路部９と０〜３キロ
ワードのアドレスでそれぞれのキロワードがビツ
ト位置20〜39の20ビツトを有する第２の記憶回路
部１０と４〜７キロワードのアドレスでそれぞれ
のキロワードがビツト位置０〜19の20ビツトを有
する第３の記憶回路部１１と４〜７キロワードの
アドレスでそれぞれのキロワードがビツト位置20
〜39の20ビツトを有する第４の記憶回路部１２と
からなる記憶装置から構成されている。 次に本発明の動作について詳細に説明する。 中央処理装置（図示せず）からの書込みデータ
１０１は前記ECC発生回路１と前記回路部９〜
１２とに与えられ、書込みデータ１０１の供給に
応答して前記ECC発生回路１から発生される出
力信号１０２は前記記憶回路部１０および１２の
ビツト32〜39に与えられる。前記ECC発生回路
１の出力信号１０３はECC発生回路のチエツク
出力でエラーが検出されたときに中央処理装置
（図示せず）に報告される。中央処理装置からの
入力信号１０４は前記レジスタ３および４に同時
に格納され、前記レジスタ３の上位出力信号１０
６は前記選択回路６と前記検出回路５とに供給さ
れる。また、下位アドレスの出力信号１０５は前
記分配回路７と前記検出回路５とに供給され、前
記レジスタ４の出力信号１０７は前記検出回路５
に供給される。この検出回路５ではアドレスが比
較され、出力信号１０８がエラー検出信号として
出力される。前記選択回路６の出力信号１２０お
よび１２１はそれぞれ記憶回路部の０〜３キロワ
ードのアドレスを示す前記記憶回路部９および１
０、４〜７キロワードのアドレスを示す前記記憶
回路部１１および１２の記憶素子群選択信号とし
て与えられるとともに前記選択回路６の１／Ｎチ
エツク回路８の入力信号としても与えられる。前
記分配回路７の出力信号１１０，１１１，１１２
および１１３はそれぞれ前記記憶回路部９，１
０，１１および１２の下位アドレス信号として与
えられ、前記選択回路６の１／Ｎチエツク回路８
の出力信号１２２はエラー検出信号として出力さ
れる。前記記憶回路部９〜１２の出力信号１３０
に応答して前記ECC回路２から出力信号１３１
が読出しワードとして次段の回路へ送出されると
ともに出力信号１３２がエラー検出信号として出
力される。 書込みワード用ECC発生回路１と読出しワー
ド用ECC回路２を有しているデータ処理装置に
おいては、書込みワードといつしよにECCコー
ドが同時に前記記憶回路部１０および１２のビツ
ト32〜39に書込まれ読出しワードといつしよに
ECCコードが前記記憶回路部１０および１２か
ら同時に読み出され前記ECC回路２にてワード
の内容がチエツクされる。また、主アドレスレジ
スタ３と補助アドレスレジスタ４を有し、これら
の内容を前記検出回路５で比較することによりア
ドレスレジスタ自体の故障を検出できる。 また、アドレスレジスタの上位アドレスの供給
に応答して前記選択回路６から出力される選択信
号１２０および１２１のチエツクは１／Ｎチエツ
ク回路８にて行なわれる。しかし、下位アドレス
を前記記憶回路部９，１０，１１および１２に供
給する前記分配回路７でチエツクを行なうとチエ
ツク回路量が増大になるため、普通チエツク回路
を設けていない。すなわち、下位アドレスは全て
の記憶素子に供給する必要があり、前記分配回路
７が必然的に必要とされるが、前記回路７自体は
単なるバツフアゲート構成であるためパリテイチ
エツクは不可能であり前記検出回路５相当の一致
回路をを設けるしかなく、これではゲート数が多
大となる。この欠点を解決するため本実施例にお
いては、前記分配回路７の故障を読出しワード用
ECC回路２の読出しデータ誤りエラーとして検
出している。 次に下位アドレス分配回路７の構成および動作
について第２図を参照しながら詳細に説明する。 第２図を参照すると、アドレスレジスタ回路３
の下位アドレスを示す出力信号１０５は実際は複
数ビツト（最上位ビツトをa0とし最下位ビツトを
ａoとする）で構成されており、a0〜ａoはそれぞ
れ複数のバツフアゲートを経由して分配される。
下位アドレス供給信号のa0ビツトはバツフアゲー
ト５０，６０，７０および８０の各ゲートで構成
され、またａoビツトはバツフアゲート５１，６
１，７１および８１の各ゲートで構成されてい
る。バツフアゲート５０および５１の出力信号が
下位アドレス供給信号１１０を構成し記憶回路部
９に与えられ、同様にバツフアゲード６０および
６１の出力信号が下位アドレス供給信号１１１を
構成し記憶回路部１０に与えられ、バツフアゲー
ト７０および７１の出力信号が下位アドレス供給
信号１１２を構成し記憶回路部１１に与えられ、
バツフアゲート８０および８１の出力信号が下位
アドレス供給信号１１３を構成し記憶回路部１２
に与えられる構成となつている。 記憶回路部のワード幅を40ビツトとした時、ビ
ツト０〜ビツト31までは入力データ１０１であ
り、ビツト32〜ビツト39まではビツト０〜ビツト
31の入力データ１０１より発生されたECCビツ
ト１０２の構成となり、記憶回路部９および１１
は入力データ１０１のビツト０〜ビツト19が格納
され、記憶回路部１０および１２は入力データ１
０１のビツト20〜ビツト31および入力データ１０
１のビツト０〜ビツト31より発生されたECCビ
ツト８ビツトが格納されることになる。 ここで説明上“0008（16）”番地および“0009
（16）”番地の内容を下記に示す値と仮定して以下
動作説明をする。
【表】
アドレスレジスタ３が“0009（16）”番地（こ
の時下位アドレスは“009（16）”番地）を示して
いる場合、アドレスレジスタ３選択回路６および
分配回路７が正常であれば回路記憶部９よりデー
タA0が、また回路記憶部１０よりデータA1と
ECCビツトAEが読出され、ECC回路２の入力さ
れチエツクされるが誤りは検出されない。ところ
が、分配回路７のバツフアゲート６１に“０”故
障が発生した場合にアドレスレジスタが“0009
（16）”番地を示した時、分配回路７の出力信号１
１０，１１２および１１３は“009（16）”番地を
示すが出力信号１１１はバツフアゲート６１の故
障のため“008（16）”番地を示すことになり、回
路記憶部９よりデータA0が、また回路記憶１０
よりデータB1およびECCビツトBEが読出され
る。この読出されたデータA0−B1−BEがECC回
路２に通過する時、本来読出されるべきデータ
A0−A1−AEがA0−B1−BEに変わつているため
ECC回路２にて当然エラーが発生しエラー検出
信号１３２が報告される。この時のエラー報告は
２ビツト以上のエラーとなり修復不可能な重大な
エラーすなわち、フエイタル・エラーとして報告
され、動作は中止されることになる。下位アドレ
ス分配回路７で故障が発生した場合、データのほ
ぼ1/2が変化しているためほとんど２ビツト以上
のエラーとして報告される。また、ECC回路２
からのエラー検出信号１３２は分配回路７が正常
の場合にも記憶回路部９〜１２で故障が発生した
時にエラー検出信号１３２を発生する。しかしな
がら記憶回路部９〜１２の故障の場合、同一ワー
ド内で２ケ所以上が同時に故障することはまれで
あり、ほとんどの場合１ビツト故障である。この
時はECC回路２によりデータは正しく修正さ
れ、出力信号１３１には正しいデータが出力され
て次段の回路に出力され、同時にエラー検出信号
１３２はロギング情報として報告されるだけで動
作は続行される。 したがつて、エラー検出信号１３２が１ビツト
エラーであるか２ビツト以上のエラーであるかに
よつて記憶回路部９〜１２の故障であるか分配回
路７の故障であるかがほぼ判別可能となる。 本発明には、以上のようにアドレス分配回路の
故障検出を可能とし装置の信頼性を向上させるこ
とができるという効果がある。
の時下位アドレスは“009（16）”番地）を示して
いる場合、アドレスレジスタ３選択回路６および
分配回路７が正常であれば回路記憶部９よりデー
タA0が、また回路記憶部１０よりデータA1と
ECCビツトAEが読出され、ECC回路２の入力さ
れチエツクされるが誤りは検出されない。ところ
が、分配回路７のバツフアゲート６１に“０”故
障が発生した場合にアドレスレジスタが“0009
（16）”番地を示した時、分配回路７の出力信号１
１０，１１２および１１３は“009（16）”番地を
示すが出力信号１１１はバツフアゲート６１の故
障のため“008（16）”番地を示すことになり、回
路記憶部９よりデータA0が、また回路記憶１０
よりデータB1およびECCビツトBEが読出され
る。この読出されたデータA0−B1−BEがECC回
路２に通過する時、本来読出されるべきデータ
A0−A1−AEがA0−B1−BEに変わつているため
ECC回路２にて当然エラーが発生しエラー検出
信号１３２が報告される。この時のエラー報告は
２ビツト以上のエラーとなり修復不可能な重大な
エラーすなわち、フエイタル・エラーとして報告
され、動作は中止されることになる。下位アドレ
ス分配回路７で故障が発生した場合、データのほ
ぼ1/2が変化しているためほとんど２ビツト以上
のエラーとして報告される。また、ECC回路２
からのエラー検出信号１３２は分配回路７が正常
の場合にも記憶回路部９〜１２で故障が発生した
時にエラー検出信号１３２を発生する。しかしな
がら記憶回路部９〜１２の故障の場合、同一ワー
ド内で２ケ所以上が同時に故障することはまれで
あり、ほとんどの場合１ビツト故障である。この
時はECC回路２によりデータは正しく修正さ
れ、出力信号１３１には正しいデータが出力され
て次段の回路に出力され、同時にエラー検出信号
１３２はロギング情報として報告されるだけで動
作は続行される。 したがつて、エラー検出信号１３２が１ビツト
エラーであるか２ビツト以上のエラーであるかに
よつて記憶回路部９〜１２の故障であるか分配回
路７の故障であるかがほぼ判別可能となる。 本発明には、以上のようにアドレス分配回路の
故障検出を可能とし装置の信頼性を向上させるこ
とができるという効果がある。
第１図は本発明の一実施例を示す図である。第
２図は第１図のアドレス分配回路７の詳細な構
成、およびその周辺回路の構成を示す図である。 図において、１……書込みワード用ECC発生
回路、２……読出しワード用ECC回路、３……
主アドレスレジスタ、４……補助アドレスレジス
タ、５……比較一致検出回路、６……記憶素子群
選択回路、７……アドレス分配回路、８……記憶
素子群選択回路の１／Ｎチエツク回路、９，１
０，１１，１２……記憶回路部、および５０，５
１，６０，６１，７０，７１，８０，８１……バ
ツフアゲート回路。
２図は第１図のアドレス分配回路７の詳細な構
成、およびその周辺回路の構成を示す図である。 図において、１……書込みワード用ECC発生
回路、２……読出しワード用ECC回路、３……
主アドレスレジスタ、４……補助アドレスレジス
タ、５……比較一致検出回路、６……記憶素子群
選択回路、７……アドレス分配回路、８……記憶
素子群選択回路の１／Ｎチエツク回路、９，１
０，１１，１２……記憶回路部、および５０，５
１，６０，６１，７０，７１，８０，８１……バ
ツフアゲート回路。
Claims (1)
- 【特許請求の範囲】 １ 各ワードデータの内容に応答して誤り検出訂
正符号を発生する誤り検出訂正符号発生手段と、 前記各ワードデータおよび前記各ワードデータ
に対応する誤り訂正符号を一対にして分割記憶す
る領域を有する記憶手段と、 この記憶手段の記憶位置を示すアドレスを格納
するアドレス格納手段と、 このアドレス格納手段の故障を検出する第１の
故障検出手段と、 前記記憶手段の前記一対の記憶内容を指示する
ための上位アドレスを生成する上位アドレス生成
手段と、 この上位アドレス生成手段の故障を検出する第
２の故障検出手段と、 前記アドレス格納手段から供給されるアドレス
の下位部分に応答して前記記億手段の前記分割領
域のそれぞれに異なる下位アドレスを与えるアド
レス分配手段と、 前記上位アドレス生成手段からの上位アドレス
と前記アドレス分配手段からの下位アドレスとの
指定により前記記憶手段から読み出されるデータ
ワードの誤りを検出する誤り検出手段とを備えた
ことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14742779A JPS5671895A (en) | 1979-11-14 | 1979-11-14 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14742779A JPS5671895A (en) | 1979-11-14 | 1979-11-14 | Data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5671895A JPS5671895A (en) | 1981-06-15 |
| JPS6217775B2 true JPS6217775B2 (ja) | 1987-04-20 |
Family
ID=15430063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14742779A Granted JPS5671895A (en) | 1979-11-14 | 1979-11-14 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5671895A (ja) |
-
1979
- 1979-11-14 JP JP14742779A patent/JPS5671895A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5671895A (en) | 1981-06-15 |
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