JPS62178010A - 雑音消去回路 - Google Patents
雑音消去回路Info
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- JPS62178010A JPS62178010A JP61019683A JP1968386A JPS62178010A JP S62178010 A JPS62178010 A JP S62178010A JP 61019683 A JP61019683 A JP 61019683A JP 1968386 A JP1968386 A JP 1968386A JP S62178010 A JPS62178010 A JP S62178010A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル回路に利用する。特に、ディジタル
信号に加えられたスパイク雑音を消去する雑音消去回路
に関する。
信号に加えられたスパイク雑音を消去する雑音消去回路
に関する。
従来のディジタル回路では、ディジタル信号に加えられ
たスパイク雑音を、クロック信号の位相を変化させるこ
とによって回避していた。このようなディジタル回路と
して位相同期回路を例に説明する。
たスパイク雑音を、クロック信号の位相を変化させるこ
とによって回避していた。このようなディジタル回路と
して位相同期回路を例に説明する。
第１４図は従来例の位相同期回路のブロック構成図であ
る。
る。
ディジタル信号の入力端子１および出力端子２は、フリ
ップフロップ４に接続される。クロック入力端子３は、
位相シフタ５を介してフリップフロップ４に接続される
。入力端子１のディジタル信号は、スパイク雑音６が加
えられてフリップフロップ４に供給される。このスパイ
ク雑音を回避するため、位相シフタ５によりクロック位
相を変化させ、これをフリップフロップ４に供給する。
ップフロップ４に接続される。クロック入力端子３は、
位相シフタ５を介してフリップフロップ４に接続される
。入力端子１のディジタル信号は、スパイク雑音６が加
えられてフリップフロップ４に供給される。このスパイ
ク雑音を回避するため、位相シフタ５によりクロック位
相を変化させ、これをフリップフロップ４に供給する。
第１５図ないし第１７図は入力信号と出力信号との関係
を示す図であり、第１５図は雑音のない場合、第１６図
はパルス幅よりはるかに狭いスパイク雑音が偏在する場
合、そして第１７図はスパイク雑音が散在する場合を示
す。
を示す図であり、第１５図は雑音のない場合、第１６図
はパルス幅よりはるかに狭いスパイク雑音が偏在する場
合、そして第１７図はスパイク雑音が散在する場合を示
す。
第１６図に示したようにスパイク雑音が偏在する場合に
は、クロック位相を図中の矢印で示した右方向に移動す
ることにより、雑音の影響を回避することができる。し
かし、第１７図のように、スパイク雑音が散在する場合
には、クロック位相を変化させても、出力信号に破線で
示した誤りが生じる欠点があった。
は、クロック位相を図中の矢印で示した右方向に移動す
ることにより、雑音の影響を回避することができる。し
かし、第１７図のように、スパイク雑音が散在する場合
には、クロック位相を変化させても、出力信号に破線で
示した誤りが生じる欠点があった。
本発明は、以上の問題点を解決し、スパイク雑音が散在
している場合でも、その雑音を消去できる雑音消去回路
を提供することを目的とする。
している場合でも、その雑音を消去できる雑音消去回路
を提供することを目的とする。
本発明の第一の発明の雑音消去回路は、短い時間幅のス
パイク雑音を含むディジタル信号が入力される入力端子
と、この入力端子に入力されたディジタル信号に上記ス
パイク雑音のうち消去しようとするスパイク雑音の時間
幅のほぼ最大値に相応する時間ΔＴの遅延を与える遅延
回路と、上記入力されたディジタル信号と上記遅延回路
の出力信号との論理演算により上記スパイク雑音を消去
する論理演算回路とを備えたことを特徴とする。
パイク雑音を含むディジタル信号が入力される入力端子
と、この入力端子に入力されたディジタル信号に上記ス
パイク雑音のうち消去しようとするスパイク雑音の時間
幅のほぼ最大値に相応する時間ΔＴの遅延を与える遅延
回路と、上記入力されたディジタル信号と上記遅延回路
の出力信号との論理演算により上記スパイク雑音を消去
する論理演算回路とを備えたことを特徴とする。
ディジタル信号の低レベル時にスパイク雑音が生じる場
合には、論理演算回路として論理積回路を用いる。この
場合にはスパイク雑音は高レベルとなるが、低レベルと
の論理積により、スパイク雑音を含まない低レベルの電
位が出力される。また、高レベル時にスパイク雑音が生
じる場合には、論理演算回路として論理和回路を用いる
。この場合にはスパイク雑音は低レベルとなり、高レベ
ルとの論理積によりこのスパイク雑音が消去される。
合には、論理演算回路として論理積回路を用いる。この
場合にはスパイク雑音は高レベルとなるが、低レベルと
の論理積により、スパイク雑音を含まない低レベルの電
位が出力される。また、高レベル時にスパイク雑音が生
じる場合には、論理演算回路として論理和回路を用いる
。この場合にはスパイク雑音は低レベルとなり、高レベ
ルとの論理積によりこのスパイク雑音が消去される。
この第一の発明の雑音消去回路では、入力されたディジ
タル信号のデユーティ比が変化する。この変化は望まし
くない場合が多い。本発明の第二の発明は、デユーティ
比の変化を修正する回路手段を含む。
タル信号のデユーティ比が変化する。この変化は望まし
くない場合が多い。本発明の第二の発明は、デユーティ
比の変化を修正する回路手段を含む。
すなわち、本発明の第二の発明の雑音消去回路は、短い
時間幅のスパイク雑音を含むディジタル信号が入力され
る入力端子と、この入力端子に入力されたディジタル信
号に上記スパイク雑音のうち消去しようとするスパイク
雑音の時間幅のほぼ最大値に相応する時間ΔＴの遅延を
与える第一の遅延回路と、上記入力されたディジタル信
号と上記遅延回路の出力信号との論理演算により上記ス
パイク雑音を消去する第一の論理演算回路と、この第一
の論理演算回路の出力信号に時間ΔＴの遅延を与える第
二の遅延回路と、上記第一の論理演算回路の出力信号と
上記第二の遅延回路の出力信号との論理演算によりデユ
ーティ比を修正する第二の論理演算回路とを備えたこと
を特徴とする。
時間幅のスパイク雑音を含むディジタル信号が入力され
る入力端子と、この入力端子に入力されたディジタル信
号に上記スパイク雑音のうち消去しようとするスパイク
雑音の時間幅のほぼ最大値に相応する時間ΔＴの遅延を
与える第一の遅延回路と、上記入力されたディジタル信
号と上記遅延回路の出力信号との論理演算により上記ス
パイク雑音を消去する第一の論理演算回路と、この第一
の論理演算回路の出力信号に時間ΔＴの遅延を与える第
二の遅延回路と、上記第一の論理演算回路の出力信号と
上記第二の遅延回路の出力信号との論理演算によりデユ
ーティ比を修正する第二の論理演算回路とを備えたこと
を特徴とする。
この第二の発明の雑音消去回路は、高レベルと低レベル
との一方のスパイク雑音しか消去できない。しかし、第
一の論理演算回路に論理和回路を用いたものと論理積回
路を用いたものとの、二つの雑音消去回路を縦続に接続
すること、により、高低両レベルのスパイク雑音を消去
できる。
との一方のスパイク雑音しか消去できない。しかし、第
一の論理演算回路に論理和回路を用いたものと論理積回
路を用いたものとの、二つの雑音消去回路を縦続に接続
すること、により、高低両レベルのスパイク雑音を消去
できる。
本発明の第三の発明は、短い時間幅のスパイク雑音を含
むディジタル信号が入力される入力端子と、この入力端
子に入力されたディジタル信号に上記スパイク雑音のう
ち消去しようとするスパイク雑音の時間幅のほぼ最大値
に相応する時間ΔＴの遅延を与える第一の遅延回路と、
上記入力されたディジタル信号と上記遅延回路の出力信
号との論理演算により、低レベル時または高レベル時の
一方に生じたスパイク雑音を消去する第一の論理演算回
路と、この第一の論理演算回路の出力信号に時間ΔＴの
二倍の遅延を与える第二の遅延回路と、上記第一の論理
演算回路の出力信号と上記第二の遅延回路の出力信号と
の論理演算により、低レベル時または高レベル時の他方
のスパイク雑音を消去する第二の論理演算回路とを備え
たことを特徴とする。
むディジタル信号が入力される入力端子と、この入力端
子に入力されたディジタル信号に上記スパイク雑音のう
ち消去しようとするスパイク雑音の時間幅のほぼ最大値
に相応する時間ΔＴの遅延を与える第一の遅延回路と、
上記入力されたディジタル信号と上記遅延回路の出力信
号との論理演算により、低レベル時または高レベル時の
一方に生じたスパイク雑音を消去する第一の論理演算回
路と、この第一の論理演算回路の出力信号に時間ΔＴの
二倍の遅延を与える第二の遅延回路と、上記第一の論理
演算回路の出力信号と上記第二の遅延回路の出力信号と
の論理演算により、低レベル時または高レベル時の他方
のスパイク雑音を消去する第二の論理演算回路とを備え
たことを特徴とする。
本発明の第四の発明は、この第三の発明の雑音消去回路
にデユーティ比を修正する回路手段を付加したものであ
る。すなわち、短い時間幅のスパイク雑音を含むディジ
タル信号が入力される入力端子と、この入力端子に入力
されたディジタル信号に上記スパイク雑音のうち消去し
ようとするスパイク雑音の時間幅のほぼ最大値に相応す
る時間ΔＴの遅延を与える第一の遅延回路と、上記人力
されたディジタル信号と上記遅延回路の出力信号との論
理演算により、低レベル時または高レベル時の一方に生
じたスパイク雑音を消去する第一の論理演算回路と、こ
の第一の論理演算回路の出力信号に時間ΔＴの二倍の遅
延を与える第二の遅延回路と、上記第一の論理演算回路
の出力信号と上記第二の遅延回路の出力信号との論理演
算により、低レベル時または高レベル時の他方のスパイ
ク雑音を消去する第二の論理演算回路と、この第二の論
理演算回路の出力信号に時間ΔＴの遅延を与える第三の
遅延回路と、上記第二の論理演算回路の出力信号と上記
第三の遅延回路の出力信号との論理演算によりデユーテ
ィ比を修正する第三の論理演算回路とを備えたことを特
徴とする。
にデユーティ比を修正する回路手段を付加したものであ
る。すなわち、短い時間幅のスパイク雑音を含むディジ
タル信号が入力される入力端子と、この入力端子に入力
されたディジタル信号に上記スパイク雑音のうち消去し
ようとするスパイク雑音の時間幅のほぼ最大値に相応す
る時間ΔＴの遅延を与える第一の遅延回路と、上記人力
されたディジタル信号と上記遅延回路の出力信号との論
理演算により、低レベル時または高レベル時の一方に生
じたスパイク雑音を消去する第一の論理演算回路と、こ
の第一の論理演算回路の出力信号に時間ΔＴの二倍の遅
延を与える第二の遅延回路と、上記第一の論理演算回路
の出力信号と上記第二の遅延回路の出力信号との論理演
算により、低レベル時または高レベル時の他方のスパイ
ク雑音を消去する第二の論理演算回路と、この第二の論
理演算回路の出力信号に時間ΔＴの遅延を与える第三の
遅延回路と、上記第二の論理演算回路の出力信号と上記
第三の遅延回路の出力信号との論理演算によりデユーテ
ィ比を修正する第三の論理演算回路とを備えたことを特
徴とする。
第三および第四の発明は、高低両レベルのスパイク雑音
を消去できる。
を消去できる。
〔作 用〕
本発明の雑音消去回路は、遅延回路と論理積回路とによ
り、ディジタル信号の低レベル時に生じたスパイク雑音
を消去し、遅延回路と論理和回路とにより、高レベル時
に生じたスパイク雑音を消去する。すなわち、ディジタ
ル信号の低レベル時にスパイク雑音が生じる場合には、
スパイク雑音は時間幅ΔＴで裔レベルとなるが、低レベ
ルとの論理積により、スパイク雑音を含まない低レベル
の電位が出力される。また、高レベル時にスパイク雑音
が生じる場合には、スパイク雑音は時間幅ΔＴで低レベ
ルとなり、高レベルとの論理積によりこのスパイク雑音
が消去される。
り、ディジタル信号の低レベル時に生じたスパイク雑音
を消去し、遅延回路と論理和回路とにより、高レベル時
に生じたスパイク雑音を消去する。すなわち、ディジタ
ル信号の低レベル時にスパイク雑音が生じる場合には、
スパイク雑音は時間幅ΔＴで裔レベルとなるが、低レベ
ルとの論理積により、スパイク雑音を含まない低レベル
の電位が出力される。また、高レベル時にスパイク雑音
が生じる場合には、スパイク雑音は時間幅ΔＴで低レベ
ルとなり、高レベルとの論理積によりこのスパイク雑音
が消去される。
本発明の雑音消去回路は、位相同期回路のクロック位相
を固定したままスパイク雑音を消去できる。クロック位
相の変化がなく、スパイク雑音の幅を知るだけで回路を
構成することができ、スパイク雑音をすべて消去できる
。
を固定したままスパイク雑音を消去できる。クロック位
相の変化がなく、スパイク雑音の幅を知るだけで回路を
構成することができ、スパイク雑音をすべて消去できる
。
第１図は本発明第一実施例雑音消去回路の回路構成図を
示し、第２図は各測定点における信号波形を示す。
示し、第２図は各測定点における信号波形を示す。
入力端子１０１は、直接に論理積回路１１の第一の入力
に接続され、遅延素子１２を介して論理積回路１１の第
二の入力に接続される。論理積回路１１の出力は、直接
に論理和回路１３の第一の入力に接続され、遅延素子１
４を経由して論理和回路１３の第二の入力に接続される
。論理和回路１３の出力は出力端子１０５に接続される
。遅延素子１２、論理積回路１１および遅延素子１４の
出力を、それぞれ観測点１０２．１０３および１０４と
する。
に接続され、遅延素子１２を介して論理積回路１１の第
二の入力に接続される。論理積回路１１の出力は、直接
に論理和回路１３の第一の入力に接続され、遅延素子１
４を経由して論理和回路１３の第二の入力に接続される
。論理和回路１３の出力は出力端子１０５に接続される
。遅延素子１２、論理積回路１１および遅延素子１４の
出力を、それぞれ観測点１０２．１０３および１０４と
する。
入力端子１０１にはスパイク雑音を含むディジタル信号
が入力される。遅延素子１２は、このディジタル信号を
、上記のスパイク雑音の時間幅ΔＴだけ遅延させる。論
理積回路１１でこれらの信号の論理積をとることにより
、低レベルのスパイク雑音を消去できる。さらに、論理
和回路１３と遅延素子１４とにより、論理積回路１１の
出力信号とこの出力信号を時間幅ΔＴ遅延させた信号と
の論理和をとり、デユーティ比を修正することができる
。
が入力される。遅延素子１２は、このディジタル信号を
、上記のスパイク雑音の時間幅ΔＴだけ遅延させる。論
理積回路１１でこれらの信号の論理積をとることにより
、低レベルのスパイク雑音を消去できる。さらに、論理
和回路１３と遅延素子１４とにより、論理積回路１１の
出力信号とこの出力信号を時間幅ΔＴ遅延させた信号と
の論理和をとり、デユーティ比を修正することができる
。
本実施例は、低レベル雑音を消去できるが、高レベル雑
音については効果がない。高レベル雑音の消去に適する
実施例を以下に説明する。
音については効果がない。高レベル雑音の消去に適する
実施例を以下に説明する。
第３図は本発明第二実施例雑音消去回路の回路構成図を
示し、第４図は各測定点における信号波形を示す。
示し、第４図は各測定点における信号波形を示す。
入力端子２０１は、直接に論理和回路２１の第一の入力
に接続され、遅延素子２２を介して論理和回路２１の第
二の入力に接続される。論理和回路２１の出力は、直接
に論理積回路２３の第一の入力に接続され、遅延素子２
４を経由して論理積回路２３の第二の入力に接続される
。論理積回路２３の出力は出力端子２０５に接続される
。遅延素子２２、論理和回路２１および遅延素子２４の
出力を、それぞれ観測点２０２．２０３および２０４
とする。
に接続され、遅延素子２２を介して論理和回路２１の第
二の入力に接続される。論理和回路２１の出力は、直接
に論理積回路２３の第一の入力に接続され、遅延素子２
４を経由して論理積回路２３の第二の入力に接続される
。論理積回路２３の出力は出力端子２０５に接続される
。遅延素子２２、論理和回路２１および遅延素子２４の
出力を、それぞれ観測点２０２．２０３および２０４
とする。
入力端子２０１にはスパイク雑音を含むディジタル信号
が入力される。遅延素子２２は、このディジタル信号を
、上記のスパイク雑音の時間幅ΔＴだけ遅延させる。論
理和回路２１でこれらの信号の論理和をとることにより
、高レベルのスパイク雑音を消去できる。さらに、論理
積回路２３と遅延素子２４とにより、論理和回路２１の
出力信号とこの出力信号を時間幅ΔＴ遅延させた信号と
の論理積をとり、デユーティ比を修正することができる
。
が入力される。遅延素子２２は、このディジタル信号を
、上記のスパイク雑音の時間幅ΔＴだけ遅延させる。論
理和回路２１でこれらの信号の論理和をとることにより
、高レベルのスパイク雑音を消去できる。さらに、論理
積回路２３と遅延素子２４とにより、論理和回路２１の
出力信号とこの出力信号を時間幅ΔＴ遅延させた信号と
の論理積をとり、デユーティ比を修正することができる
。
次に、高レベル雑音および低レベル雑音の双方を消去で
きる実施例を説明する。
きる実施例を説明する。
第５図は本発明第三実施例雑音消去回路の回路構成図を
示し、第６図は各測定点における信号波形を示す。
示し、第６図は各測定点における信号波形を示す。
入力端子３０１は、直接に論理積回路３Ｉの第一の入力
に接続され、遅延素子３２を介して論理積回路３１の第
二の入力に接続される。論理積回路３１の出力は、直接
に論理和回路３３の第一の人力に接続され、遅延素子３
４を経由して論理和回路３３の第二の人力に接続される
。論理和回路３３の出力は、直接に論理積回路３５の第
一の入力に接続され、遅延素子３６を経由して論理積回
路３５の第二の入力に接続される。論理積回路３５の出
力は出力端子３０７に接続される。遅延素子３２、論理
積回路３１、遅延素子３４、論理和回路３３および遅延
素子３０６の出力を、それぞれ観測点３０２．３０３．
３０４．３０５および３０６とする。
に接続され、遅延素子３２を介して論理積回路３１の第
二の入力に接続される。論理積回路３１の出力は、直接
に論理和回路３３の第一の人力に接続され、遅延素子３
４を経由して論理和回路３３の第二の人力に接続される
。論理和回路３３の出力は、直接に論理積回路３５の第
一の入力に接続され、遅延素子３６を経由して論理積回
路３５の第二の入力に接続される。論理積回路３５の出
力は出力端子３０７に接続される。遅延素子３２、論理
積回路３１、遅延素子３４、論理和回路３３および遅延
素子３０６の出力を、それぞれ観測点３０２．３０３．
３０４．３０５および３０６とする。
遅延素子３２．３６はスパイク雑音の時間幅ΔＴと等し
い遅延を与え、遅延素子３４は時間２ΔＴの遅延を与え
る。
い遅延を与え、遅延素子３４は時間２ΔＴの遅延を与え
る。
論理積回路３１および遅延素子３２により、第一実施例
の場合と同様に、低レベルのスパイク雑音を消去できる
。このとき、高レベルのスパイク［はその幅が二倍に拡
張されている。この幅が拡張されたスパイク雑音を消去
するため、論理和回路３３と、時間２ΔＴの遅延を与え
る遅延素子３４を用いる。これにより、第二実施例と同
様にして高レベルのスパイク雑音を消去できる。
の場合と同様に、低レベルのスパイク雑音を消去できる
。このとき、高レベルのスパイク［はその幅が二倍に拡
張されている。この幅が拡張されたスパイク雑音を消去
するため、論理和回路３３と、時間２ΔＴの遅延を与え
る遅延素子３４を用いる。これにより、第二実施例と同
様にして高レベルのスパイク雑音を消去できる。
論理積回路３５および遅延素子３６は、論理和回路３３
の出力信号のデユーティ比を修正する。
の出力信号のデユーティ比を修正する。
第７図は本発明第四実施例雑音消去回路の回路構成図を
示し、第８図は各測定点における信号波形を示す。
示し、第８図は各測定点における信号波形を示す。
入力端子４０１は、直接に論理和回路４１の第一の入力
に接続され、遅延素子４２を介して論理和回路４１の第
二の入力に接続される。論理和回路４１の出力は、直接
に論理積回路４３の第一の入力に接続され、遅延素子４
４を経由して論理積回路４３の第二の入力に接続される
。論理積回路４３の出力は、直接に論理和回路４５の第
一の入力に接続され、遅延素子４６を経由して論理和回
路４５の第二の人力に接続される。論理和回路４５の出
力は出力端子４０７に接続される。遅延素子４２、論理
和回路４１、遅延素子３４、論理積回路４３および遅延
素子３０６の出力を、それぞれ観測点３０２．３０３．
３０４．３０５および３０６とする。
に接続され、遅延素子４２を介して論理和回路４１の第
二の入力に接続される。論理和回路４１の出力は、直接
に論理積回路４３の第一の入力に接続され、遅延素子４
４を経由して論理積回路４３の第二の入力に接続される
。論理積回路４３の出力は、直接に論理和回路４５の第
一の入力に接続され、遅延素子４６を経由して論理和回
路４５の第二の人力に接続される。論理和回路４５の出
力は出力端子４０７に接続される。遅延素子４２、論理
和回路４１、遅延素子３４、論理積回路４３および遅延
素子３０６の出力を、それぞれ観測点３０２．３０３．
３０４．３０５および３０６とする。
遅延素子４２．４６はスパイク雑音の時間幅ΔＴと等し
い遅延を与え、遅延素子４４は時間２ΔＴの遅延を与え
る。
い遅延を与え、遅延素子４４は時間２ΔＴの遅延を与え
る。
本実施例は、第三実施例の論理積と論理和との組み合わ
せを逆にしたものであり、高低両レベルのスパイク雑音
を消去できる。
せを逆にしたものであり、高低両レベルのスパイク雑音
を消去できる。
第９図は本発明第五実施例雑音消去回路の回路構成図で
ある。本実施例は、第一実施例と第二実施例とを組み合
わせ、これにより高低両レベルのスパイク雑音を消去す
るものである。
ある。本実施例は、第一実施例と第二実施例とを組み合
わせ、これにより高低両レベルのスパイク雑音を消去す
るものである。
低レベルのスパイク雑音は、論理積回路１１、論理和回
路１３および遅延素子１２．１４で構成される前段で消
去される。このとき高レベルのスパイク雑音は消去され
ないが、時間幅がΔＴのスパイク雑音として出力され、
論理和回路２１、論理積回路２３および遅延素子２２．
２４により構成される後段で消去される。
路１３および遅延素子１２．１４で構成される前段で消
去される。このとき高レベルのスパイク雑音は消去され
ないが、時間幅がΔＴのスパイク雑音として出力され、
論理和回路２１、論理積回路２３および遅延素子２２．
２４により構成される後段で消去される。
第１０図は本発明第六実施例雑音消去回路の回路構成図
である。この実施例は、第五実施例の前段と後段とを逆
に接続したものであり、前段で高レベルのスパイク雑音
を消去でき、後段で低レベルのスパイク雑音を消去でき
る。
である。この実施例は、第五実施例の前段と後段とを逆
に接続したものであり、前段で高レベルのスパイク雑音
を消去でき、後段で低レベルのスパイク雑音を消去でき
る。
第１１図は本発明の雑音消去回路を使用した位相同期回
路のブロック構成図を示す。
路のブロック構成図を示す。
本発明の雑音消去回路６０を、入力端子５０とフリップ
フロップ５１との間に接続する。フリップフロップ５１
には、出力端子５２およびクロック端子５３が接続され
る。
フロップ５１との間に接続する。フリップフロップ５１
には、出力端子５２およびクロック端子５３が接続され
る。
第１４図に示した従来例の位相同期回路と比較すると、
フリップフロップ５１を駆動するためにクロック信号を
、固定位相で利用できる。
フリップフロップ５１を駆動するためにクロック信号を
、固定位相で利用できる。
第１２図は、本発明雑音消去回路を、多重漏話のある入
力位相同期回路に適用した例を示す。
力位相同期回路に適用した例を示す。
芯ケーブル６１は複数０本の信号＆？１６２−１〜６２
−ｎを収容する。これらの信号線６２−１〜６２−ｎは
、それぞれの一端が入力端子５０−１〜５０−ｎに接続
され、他端が雑音消去回路６０−１〜６０−ｎに接続さ
れる。雑音消去回路６０−１〜６０−ｎは、それぞれフ
リップフロップ５１−１〜５１−ｎに接続される。フリ
ップフロップ５１−１〜５１−ｎは、それぞれ出力端子
５２−１〜５２−ｎが接続され、さらにクロック端子５
３が接続される。
−ｎを収容する。これらの信号線６２−１〜６２−ｎは
、それぞれの一端が入力端子５０−１〜５０−ｎに接続
され、他端が雑音消去回路６０−１〜６０−ｎに接続さ
れる。雑音消去回路６０−１〜６０−ｎは、それぞれフ
リップフロップ５１−１〜５１−ｎに接続される。フリ
ップフロップ５１−１〜５１−ｎは、それぞれ出力端子
５２−１〜５２−ｎが接続され、さらにクロック端子５
３が接続される。
信号線６２−１〜６２−ｎには、多重漏話によるスパイ
ク雑音が発生し、それぞれの長さ１ｌｚｌＺ、・−一・
−１１７が異なることから、スパイク雑音が散在する。
ク雑音が発生し、それぞれの長さ１ｌｚｌＺ、・−一・
−１１７が異なることから、スパイク雑音が散在する。
したがって、本発明の雑音消去回路６０を用いることが
有効である。
有効である。
第１３図は、本発明の雑音消去回路を、高速ディジタル
信号伝送の位相同期回路に適用した例を示す。
信号伝送の位相同期回路に適用した例を示す。
芯ケーブル６１は複数０本の信号＆’１Ａ６２−１〜６
２−ｎを収容する。これらの信号線６２−１〜６２−ｎ
は、それぞれの一端が入力端子５０−１〜５０−ｎに接
続され、他端が雑音消去回路６０−１〜６０−ｎに接続
される。雑音消去回路６０−１〜６０−ｎは、それぞれ
タイミング同期回路６３−１〜６３−ｎに接続される。
２−ｎを収容する。これらの信号線６２−１〜６２−ｎ
は、それぞれの一端が入力端子５０−１〜５０−ｎに接
続され、他端が雑音消去回路６０−１〜６０−ｎに接続
される。雑音消去回路６０−１〜６０−ｎは、それぞれ
タイミング同期回路６３−１〜６３−ｎに接続される。
タイミング同期回路６３−１〜６３−ｎは、それぞれエ
ラスティックストア６４−１〜６４−ｎに接続される。
ラスティックストア６４−１〜６４−ｎに接続される。
エラスティックストア６４−１〜６４−ｎは、それぞれ
出力端子５２−１〜５２−ｎに接続され、さらにクロッ
ク端子５３に接続される。
出力端子５２−１〜５２−ｎに接続され、さらにクロッ
ク端子５３に接続される。
伝送速度が高速の領域では、信号線６２−１〜６２−ｎ
の長さｌ 、 ％ ｆｉ 、 、−−−−−−−１２，
の差が、一般に１ビット以上となるため、タイミング同
期回路とエラスティックストアとの縦続構成を用いる。
の長さｌ 、 ％ ｆｉ 、 、−−−−−−−１２，
の差が、一般に１ビット以上となるため、タイミング同
期回路とエラスティックストアとの縦続構成を用いる。
ここで、タイミング同期回路６３−１〜６３−ｎの前に
本発明の雑音消去回路６０−１〜６０−ｎを配置するこ
とにより、高速領域でのスパイク雑音を消去し、正常な
動作が可能となる。
本発明の雑音消去回路６０−１〜６０−ｎを配置するこ
とにより、高速領域でのスパイク雑音を消去し、正常な
動作が可能となる。
以上説明したように、本発明の雑音消去回路は、低レベ
ルおよび高レベルの一方または双方のスパイク雑音を、
その存在位置が分散している場合でも消去できる。この
ため、パルス波形の立ち上がりや立ち下がりの漏話によ
り生じるスパイク雑音を消去する目的で、法尻に適用で
きる。
ルおよび高レベルの一方または双方のスパイク雑音を、
その存在位置が分散している場合でも消去できる。この
ため、パルス波形の立ち上がりや立ち下がりの漏話によ
り生じるスパイク雑音を消去する目的で、法尻に適用で
きる。
本発明の応用分野としては、ディジタル回路全般に適用
可能であるが、具体的な装置としては、伝送装置や交換
機等の通信装置の位相同期回路に用いて、装置内の配線
で生じる漏話雑音を消去できる。また、今後のディジタ
ル装置の高速化にともない、パルスの立ち上がりおよび
立ち下がりが急峻となることから、スパイク雑音の増大
は明らかであり、本発明はこの分野に大きな効果がある
。
可能であるが、具体的な装置としては、伝送装置や交換
機等の通信装置の位相同期回路に用いて、装置内の配線
で生じる漏話雑音を消去できる。また、今後のディジタ
ル装置の高速化にともない、パルスの立ち上がりおよび
立ち下がりが急峻となることから、スパイク雑音の増大
は明らかであり、本発明はこの分野に大きな効果がある
。
第１図は本発明第一実施例雑音消去回路の回路構成図。
第２図は各測定点における信号波形。
第３図は本発明第二実施例雑音消去回路の回路構成図。
第４図は各測定点における信号波形。
第５図は本発明第三実施例雑音消去回路の回路構成図。
第６図は各測定点における信号波形。
第７図は本発明第四実施例雑音消去回路の回路構成図。
第８図は各測定点における信号波形。
第９図は本発明第五実施例雑音消去回路の回路構成図。
第１０図は本発明第六実施例雑音消去回路の回路構成図
。 第１１図は本発明の雑音消去回路を使用した位相同期回
路のブロック構成図。 第１２図は本発明雑音消去回路の適用例を示すブロック
構成図。 第１３図は本発明雑音消去回路の適用例を示すブロック
構成図。 第１４図は従来例位相同期回路のブロック構成図。 第１５図は雑音のない場合の入力信号と出力信号との関
係を示す図。 第１６図はスパイク雑音が偏在する場合の人力信号と出
力信号との、関係を示す図。 第１７図はスパイク雑音が散在する場合の入力信号と出
力信号との関係を示す図。 １１・・・論理積回路、１２・・・遅延素子、１３・・
・論理和回路、１４・・・遅延素子、１０１・・・入力
端子、１０５・・・出力端子、２１・・・論理和回路、
２２・・・遅延素子、２３・・・論理積回路、２４・・
・遅延素子、２０１・・・入力端子、２０５・・・出力
端子、３１・・・論理積回路、３２・・・遅延素子、３
３・・・論理和回路、３４・・・遅延素子、３５・・・
論理積回路、３０１・・・入力端子、３０７・・・出力
端子、４１・・・論理和回路、４２・・・遅延素子、４
３・・・論理積回路、４４・・・遅延素子、４５・・・
論理和回路、４６・・・遅延素子、５０．５０−１〜５
０−ｎ・・・入力端子、５１．５１−１〜５１−ｎ・・
・フリップフロップ、５２．５２−１〜５２−ｎ・・・
出力端子、５３・・・クロック端子、５４・・・位相シ
フタ、６０．６０−１〜６０−ｎ・・・雑音消去回路、
６１・・・芯ケーブル、６２−１〜６２−ｎ・・・信号
線。 特許出願人 日本電信電話株式会社 代理人 弁理士 井 出 直 孝 亮−人毛例 ｙｆＳｌ 図 Ｍ ２ 図 肩二大患例 爪 ３ 図 高しベル＋３１１＊ ４氏しベル＋ｍ音ｙ
１４ 図 り岬町！＊＠イクリ 菖 ５ 図 萬 ６ 口 兜四大患例 篤 ７ 図 畠し〜ル＋λ音 低、し〜ル＋鳥音篇 ８
図 ｙ１９図 尾へ大花例 第１０ 図 ＣＬに 本発＠機用例位摺同期＠賂 尾 １３ ［￥ｌ へ１ 従来例４ｔＬ相同期回路 ＾ １４ 口
。 第１１図は本発明の雑音消去回路を使用した位相同期回
路のブロック構成図。 第１２図は本発明雑音消去回路の適用例を示すブロック
構成図。 第１３図は本発明雑音消去回路の適用例を示すブロック
構成図。 第１４図は従来例位相同期回路のブロック構成図。 第１５図は雑音のない場合の入力信号と出力信号との関
係を示す図。 第１６図はスパイク雑音が偏在する場合の人力信号と出
力信号との、関係を示す図。 第１７図はスパイク雑音が散在する場合の入力信号と出
力信号との関係を示す図。 １１・・・論理積回路、１２・・・遅延素子、１３・・
・論理和回路、１４・・・遅延素子、１０１・・・入力
端子、１０５・・・出力端子、２１・・・論理和回路、
２２・・・遅延素子、２３・・・論理積回路、２４・・
・遅延素子、２０１・・・入力端子、２０５・・・出力
端子、３１・・・論理積回路、３２・・・遅延素子、３
３・・・論理和回路、３４・・・遅延素子、３５・・・
論理積回路、３０１・・・入力端子、３０７・・・出力
端子、４１・・・論理和回路、４２・・・遅延素子、４
３・・・論理積回路、４４・・・遅延素子、４５・・・
論理和回路、４６・・・遅延素子、５０．５０−１〜５
０−ｎ・・・入力端子、５１．５１−１〜５１−ｎ・・
・フリップフロップ、５２．５２−１〜５２−ｎ・・・
出力端子、５３・・・クロック端子、５４・・・位相シ
フタ、６０．６０−１〜６０−ｎ・・・雑音消去回路、
６１・・・芯ケーブル、６２−１〜６２−ｎ・・・信号
線。 特許出願人 日本電信電話株式会社 代理人 弁理士 井 出 直 孝 亮−人毛例 ｙｆＳｌ 図 Ｍ ２ 図 肩二大患例 爪 ３ 図 高しベル＋３１１＊ ４氏しベル＋ｍ音ｙ
１４ 図 り岬町！＊＠イクリ 菖 ５ 図 萬 ６ 口 兜四大患例 篤 ７ 図 畠し〜ル＋λ音 低、し〜ル＋鳥音篇 ８
図 ｙ１９図 尾へ大花例 第１０ 図 ＣＬに 本発＠機用例位摺同期＠賂 尾 １３ ［￥ｌ へ１ 従来例４ｔＬ相同期回路 ＾ １４ 口
Claims (12)
- （１）短い時間幅のスパイク雑音を含むディジタル信号
が入力される入力端子と、 この入力端子に入力されたディジタル信号に上記スパイ
ク雑音のうち消去しようとするスパイク雑音の時間幅の
ほぼ最大値に相応する時間ΔＴの遅延を与える遅延回路
と、 上記入力されたディジタル信号と上記遅延回路の出力信
号との論理演算により上記スパイク雑音を消去する論理
演算回路と を備えた雑音消去回路。 - （２）論理演算回路は論理積回路である特許請求の範囲
第（１）項に記載の雑音消去回路。 - （３）論理演算回路は論理和回路である特許請求の範囲
第（１）項に記載の雑音消去回路。 - （４）短い時間幅のスパイク雑音を含むディジタル信号
が入力される入力端子と、 この入力端子に入力されたディジタル信号に上記スパイ
ク雑音のうち消去しようとするスパイク雑音の時間幅の
ほぼ最大値に相応する時間ΔＴの遅延を与える第一の遅
延回路と、 上記入力されたディジタル信号と上記遅延回路の出力信
号との論理演算により上記スパイク雑音を消去する第一
の論理演算回路と、 この第一の論理演算回路の出力信号に時間ΔＴの遅延を
与える第二の遅延回路と、 上記第一の論理演算回路の出力信号と上記第二の遅延回
路の出力信号との論理演算によりデューティ比を修正す
る第二の論理演算回路と を備えた雑音消去回路。 - （５）第一の論理演算回路は論理積回路であり、第二の
論理演算回路は論理和回路である 特許請求の範囲第（４）項に記載の雑音消去回路。 - （６）第一の論理演算回路は論理和回路であり、第二の
論理演算回路は論理積回路である 特許請求の範囲第（４）項に記載の雑音消去回路。 - （７）短い時間幅のスパイク雑音を含むディジタル信号
が入力される入力端子と、 この入力端子に入力されたディジタル信号に上記スパイ
ク雑音のうち消去しようとするスパイク雑音の時間幅の
ほぼ最大値に相応する時間ΔＴの遅延を与える第一の遅
延回路と、 上記入力されたディジタル信号と上記遅延回路の出力信
号との論理演算により、低レベル時または高レベル時の
一方に生じたスパイク雑音を消去する第一の論理演算回
路と、 この第一の論理演算回路の出力信号に時間ΔＴの二倍の
遅延を与える第二の遅延回路と、 上記第一の論理演算回路の出力信号と上記第二の遅延回
路の出力信号との論理演算により、低レベル時または高
レベル時の他方のスパイク雑音を消去する第二の論理演
算回路と を備えた雑音消去回路。 - （８）第一の論理演算回路は論理和回路であり、第二の
論理演算回路は論理積回路である 特許請求の範囲第（７）項に記載の雑音消去回路。 - （９）第一の論理演算回路は論理積回路であり、第二の
論理演算回路は論理和回路である 特許請求の範囲第（７）項に記載の雑音消去回路。 - （１０）短い時間幅のスパイク雑音を含むディジタル信
号が入力される入力端子と、 この入力端子に入力されたディジタル信号に上記スパイ
ク雑音のうち消去しようとするスパイク雑音の時間幅の
ほぼ最大値に相応する時間ΔＴの遅延を与える第一の遅
延回路と、 上記入力されたディジタル信号と上記遅延回路の出力信
号との論理演算により、低レベル時または高レベル時の
一方に生じたスパイク雑音を消去する第一の論理演算回
路と、 この第一の論理演算回路の出力信号に時間ΔＴの二倍の
遅延を与える第二の遅延回路と、 上記第一の論理演算回路の出力信号と上記第二の遅延回
路の出力信号との論理演算により、低レベル時または高
レベル時の他方のスパイク雑音を消去する第二の論理演
算回路と、 この第二の論理演算回路の出力信号に時間ΔＴの遅延を
与える第三の遅延回路と、 上記第二の論理演算回路の出力信号と上記第三の遅延回
路の出力信号との論理演算によりデューティ比を修正す
る第三の論理演算回路と を備えた雑音消去回路。 - （１１）第一の論理演算回路は論理和回路であり、第二
の論理演算回路は論理積回路であり、 第三の論理演算回路は論理和回路である 特許請求の範囲第（１０）項に記載の雑音消去回路。 - （１２）第一の論理演算回路は論理積回路であり、第二
の論理演算回路は論理和回路であり、 第三の論理演算回路は論理積回路である 特許請求の範囲第（１０）項に記載の雑音消去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61019683A JPS62178010A (ja) | 1986-01-31 | 1986-01-31 | 雑音消去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61019683A JPS62178010A (ja) | 1986-01-31 | 1986-01-31 | 雑音消去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62178010A true JPS62178010A (ja) | 1987-08-05 |
Family
ID=12006032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61019683A Pending JPS62178010A (ja) | 1986-01-31 | 1986-01-31 | 雑音消去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62178010A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5113098A (en) * | 1991-03-29 | 1992-05-12 | Advanced Micro Devices, Inc. | Glitch remover circuit for transmission links |
| JP2016091198A (ja) * | 2014-10-31 | 2016-05-23 | 株式会社ジェイテクト | センサシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5115362A (ja) * | 1974-07-29 | 1976-02-06 | Tokyo Keiki Kk | |
| JPS53114651A (en) * | 1977-03-17 | 1978-10-06 | Fujitsu Ltd | Electronic circuit |
-
1986
- 1986-01-31 JP JP61019683A patent/JPS62178010A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5115362A (ja) * | 1974-07-29 | 1976-02-06 | Tokyo Keiki Kk | |
| JPS53114651A (en) * | 1977-03-17 | 1978-10-06 | Fujitsu Ltd | Electronic circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5113098A (en) * | 1991-03-29 | 1992-05-12 | Advanced Micro Devices, Inc. | Glitch remover circuit for transmission links |
| JP2016091198A (ja) * | 2014-10-31 | 2016-05-23 | 株式会社ジェイテクト | センサシステム |
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