JPS62182943A - ウオツチドツグタイマ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はコンピュータの暴走を検知するウォッチドッ
グタイマ回路に関するものである。

〔従来の技術〕

第６図は、例えばＺ８０上級プログラミング誌（ＣＱ出
版）、第１４９頁に示された従来の多オツチドッグタイ
マ回路図であシ、図において、１はコンピュータの正常
または異常の各状態に応じた周期で出力されるトリガパ
ルス、２はこのトリガパルス１を入力とするカウンタ、
３はカウント結果に応じてカウンタ２が出力する上記正
常または異常の状態に応じた出力パルスである。

次に動作について説明する。

まず、コンピュータが正常に作動している場合には、ト
リガパルス１が、例えば５０ｍ５ｅｃの一定周期でカウ
ンタ２に入力され、このカウンタ２をクリアし、リスタ
ートさせる。一方、トリガパルス１が一定時間例えば１
　ｓｅｃ経過しても入力されないと、カウンタ２はコン
ピュータが異常であるとする出力パルス３を出力する。

上記一定時間を経過しないでトリガパルス１が入力され
れば、カウンタ２はリスタート動作をくシ返し、出力パ
ルス３は出力されない。

つマシ、所定の周期で発生すべきトリガパルス１が所定
時間以上入力されないことを検知して、コンピュータの
異常を検出する。

〔発明が解決しようとする問題点〕

従来のウォッチドッグタイマ回路は以上のように構成さ
れているので、コンピュータが暴走状態となって、上記
一定時間中に多数のトリガパルスを頻発する場合には、
上記カウンタ２はリスタートをくシ返し、その暴走を検
知しないなどの問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、コンピュータの異常状態を示す上記一定時間
経過後のトリガパルスの入力およびその一定時間内に頻
発するトリガパルスの入力をそれぞれ検出したとき、異
常判定しうる信号を出力できるウォッチドッグタイマ回
路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明は上記のような問題点を解決するためになされ
たもので、トリガパルスを受けて所定のパルス幅のパル
スを出力する第１の単安定マルチパイプレータと、上記
パルス幅より大きいパルス幅のパルスを出力する第２の
単安定マルチパイプレータのスタートトリガ入力端子を
接続し、上記第１の単安定マルチパイプレータに入力さ
れる上記トリガパルスＴｌの周期が、この第１の単安定
マルチパイプレータが出力するパルスのパルス幅より小
さいとき、あるいは上記第２の単安定マルチパイプレー
タが出力するパルスのパルス幅より大きいとき、上記第
２の単安定マルチパイプレータの出力を異常と判定する
ようＫしたものである。

〔作　用〕

この発明における第１の単安定マルチパイプレータはコ
ンピュータの異常に伴って頻発するトリガパルスを検出
し、第２の単安定マルチパイプレータは、コンピュータ
の異常によって一定時間内にトリガパルスがないことを
検出するように作用する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１１はコンピュータの正常または異常に応
じて出力されるトリガパルスＴ１の入力端子、１２はト
リガパルスＴ１の入力によシ所定のパルス幅１ｓのパル
スを発生する第１の単安定マルチバイブレーク、１３は
第１の単安定マルチパイプレータ１２のパルス出力端子
から出力パルスＴ２を出力するライン、１４はライン１
３にスタートトリガ入力端子を接続し、パルス幅ｔｌの
出力パルス０を出力する第２の単安定マルチパイプレー
タである。ここで、２つの単安定マルチパイプレータ１
２．１４はパルスの立上シェッジを検出し、所定のパル
ス幅より短いパルスによってリスタート動作するもので
ある。

次に動作について説明する。

まず、コンピュータのハードウェアの動作が正常である
場合には、第１の単安定マルチパイプレータ１２は第２
図のようなトリガパルスＴＩを受けて、これに同期した
第３図（ａ）に示すパルス幅ｔｓのパルスＴ２を出力す
る。このパルスＴ２は、次に第２の単安定マルチパイプ
レータ１４に入力され、これに同期して第３図（ｂ）に
示すパルス幅ｔＬのパルスＯを出力する。そして、パル
スＴ２の発生周期がパルス幅ｔＬより短い場合には、第
２の単安定マルチパイプレータ１４はリスタート動作を
繰シ返し、出力パルスＯは第２図のようにハイレベルを
維持する。

一方、入力されるトリガパルスＴ１の周期が第２の単安
定マルチパイプレータ１４の出力パルス幅ｔＬよシ長い
場合では、パルスＴ２はトリガパルスＴ１に同期してパ
ルス幅ｔｓのパルスとなっているが、このパルスＴ２の
立上りから時間ｔＬ後出力バルス０は、第４図に示すよ
うにローレベルになってしまう。つま）、一定時間ｔ４
．中にトリガパルスＴ１かないときは、上記ローレベル
の信号を出力し、コンピュータの異常を検知する。

さらに、入力されるトリガパルスＴ１の周期が第１の単
安定マルチパイプレータ１２の出力パルス幅ｔｓよυ短
い場合、つま夛トリガパルスＴ１が頻発する場合には、
第１の単安定マルチパイプレータ１２はそのトリガパル
スによって繰９返しリスタートされ、第５図のように、
パルスＴ２は第５図のようにハイレベルに維持される。

このたメ、出力パルスＯはパルスＴ２がノ１イレベルニ
保持されてから、一定時間ｔＬ後にローレベルとなシ、
コンピュータの異常を検出する。

このように、トリガパルスＴ１の周期がパルス幅ｔｓよ
り小さく、パルス幅ｔＬより大きい場合に、異常判定を
行うことになる。

なお、上記実施例では、トリガパルスＴ１やパルスＴ２
の立上シエツジを検出して、各単安定マルチパイプレー
タを作動させるようにしたが、立下９エツジを使っても
同様の効果が得られる。

〔発明の効果〕

以上のように、この発明によれば、トリガパルスの頻発
を、第１の単安定マルチパイプレータおよび第２の単安
定マルチパイプレータにより検出し、トリガパルスの一
定時間内の発生を、第２の単安定マルチパイプレータに
よシ検出するように構成したので、コンピュータの異常
動作をよシ適確に検出でき、しかも簡単かつ安価な回路
によってかかる利点が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるウォッチドッグタイ
マ回路図、第２図はコンピュータの正常動作を説明する
ウォッチドッグタイマ回路各部のパルスのタイムチャー
ト、第３図は単安定マルチパイプレータの出力パルスの
パルス波形図、第４図および第５図はコンピュータの異
常動作を説明するウォッチドッグタイマ回路各部のパル
スのタイマチャート、第６図は従来のウォッチドッグタ
イマ回路図である。 １２は第１の単安定マルチパイプレータ、１４は第２の
単安定マルチパイプレータ、Ｔ１はトリガパルス、　Ｔ
２はパルス、ｔｓ、ｔＬはパルス幅。 把２＠ （ａ）　　　　　　　　　（ｂ） 第４図 第５０ 第６図

Claims (1)

【特許請求の範囲】
1. 所定周期で発生されるべきトリガパルスが設定時間を経
   過しても入力されないとき、コンピユータのハードウエ
   アが異常であると判定するウオツチドツグタイマ回路に
   おいて、上記トリガパルスを受けて所定のパルス幅のパ
   ルスを出力する第１の単安定マルチパイプレータのパル
   ス出力端子に、上記パルス幅より大きいパルス幅のパル
   スを出力する第２の単安定マルチパイプレータのスター
   トトリガ入力端子を接続し、上記第１の単安定マルチパ
   イプレータに入力される上記トリガパルスの周期が、こ
   の第１の単安定マルチパイプレータが出力するパルスの
   パルス幅より小さいとき、あるいは上記第２の単安定マ
   ルチパイプレータが出力するパルスのパルス幅より大き
   いとき、上記第２の単安定マルチパイプレータの出力を
   異常と判定するようにしたことを特徴とするウオツチド
   ツグタイマ回路。