JPS62183236U - - Google Patents
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- Publication number
- JPS62183236U JPS62183236U JP6930286U JP6930286U JPS62183236U JP S62183236 U JPS62183236 U JP S62183236U JP 6930286 U JP6930286 U JP 6930286U JP 6930286 U JP6930286 U JP 6930286U JP S62183236 U JPS62183236 U JP S62183236U
- Authority
- JP
- Japan
- Prior art keywords
- parallel
- read
- signal
- switch
- supply voltage
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Input From Keyboards Or The Like (AREA)
- Bus Control (AREA)
Description
第１図は本考案の実施例を示す回路図、第２図
は同実施例の動作を示すタイムチヤート図、第３
図は従来例を示す回路図である。 １１〜１ｎ……スイツチ、２１〜２ｎ……抵抗
、３……並列回路、４……読み込み回路、７……
デコーダ、８……トランジスタ。
は同実施例の動作を示すタイムチヤート図、第３
図は従来例を示す回路図である。 １１〜１ｎ……スイツチ、２１〜２ｎ……抵抗
、３……並列回路、４……読み込み回路、７……
デコーダ、８……トランジスタ。
Claims (1)
- 【実用新案登録請求の範囲】 スイツチ及び抵抗よりなる直列回路の複数を互
に並列に接続してこの並列回路に電源電圧を印加
し、中央処理部からのアドレス信号に応じて出力
されたデコーダの出力信号とリード信号とのアン
ド条件で前記アドレス信号に対応する読み込み回
路により前記スイツチのオン、オフの組み合わせ
を読み込むスイツチレジスタにおいて、 前記並列回路にスイツチング素子を介して前記
電源電圧を印加するように構成し、このスイツチ
ング素子は当該並列回路に係るアドレスに対応す
るデコーダの出力信号によりオンされるものであ
ることを特徴とするスイツチレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6930286U JPS62183236U (ja) | 1986-05-08 | 1986-05-08 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6930286U JPS62183236U (ja) | 1986-05-08 | 1986-05-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62183236U true JPS62183236U (ja) | 1987-11-20 |
Family
ID=30909911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6930286U Pending JPS62183236U (ja) | 1986-05-08 | 1986-05-08 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62183236U (ja) |
-
1986
- 1986-05-08 JP JP6930286U patent/JPS62183236U/ja active Pending
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