JPS62185372A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS62185372A JPS62185372A JP61027420A JP2742086A JPS62185372A JP S62185372 A JPS62185372 A JP S62185372A JP 61027420 A JP61027420 A JP 61027420A JP 2742086 A JP2742086 A JP 2742086A JP S62185372 A JPS62185372 A JP S62185372A
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- Japan
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- semiconductor
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- forming
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/156—Drain regions of DMOS transistors
- H10D62/159—Shapes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置及びその製造方法に関し、特に高耐
圧のＤＭＯ３ｌ−ランジスタに使用されるものである。
圧のＤＭＯ３ｌ−ランジスタに使用されるものである。
（従来の技術）
周知の如く、例えばＤＭＯ８＋−ランジスクのオン抵抗
を下げる方法としては、１〜ランジスタの各構成部の抵
抗を下げる方法が取られている。しかしながら、トラン
ジスタの降伏電圧を高めるためには、１〜ランジスタを
構成するＰＮ接合のうち少なくとも１つの降伏電圧を高
くしなければならない。ところで、ブレーナ技術を用い
て形成されるＰＮ接合では、その端部での曲率と不Ｉ１
１！１ｔｌＪ分布により降伏電圧が決定する。しかるに
、この降伏電圧を高めるには、深い不純物拡散を行なう
と同時に拡散を行われる側の濃度を小さくしたり、又は
ドレイン電極と接続する高濃度の拡散層とＰＮ接合の距
離をとらなければならず、いずれの場合もオン抵抗を小
さくするのとは逆の操作を行なうことになる。
を下げる方法としては、１〜ランジスタの各構成部の抵
抗を下げる方法が取られている。しかしながら、トラン
ジスタの降伏電圧を高めるためには、１〜ランジスタを
構成するＰＮ接合のうち少なくとも１つの降伏電圧を高
くしなければならない。ところで、ブレーナ技術を用い
て形成されるＰＮ接合では、その端部での曲率と不Ｉ１
１！１ｔｌＪ分布により降伏電圧が決定する。しかるに
、この降伏電圧を高めるには、深い不純物拡散を行なう
と同時に拡散を行われる側の濃度を小さくしたり、又は
ドレイン電極と接続する高濃度の拡散層とＰＮ接合の距
離をとらなければならず、いずれの場合もオン抵抗を小
さくするのとは逆の操作を行なうことになる。
（発明が解決しようとする問題点）
しかしながら、従来のＤＭＯＳトランジスタにおいては
、電流の流れる部分が、高耐圧化に伴う高抵抗の半導体
層の形成により必要以上に多い。
、電流の流れる部分が、高耐圧化に伴う高抵抗の半導体
層の形成により必要以上に多い。
従って、オン抵抗が必要以上に高くなる。
本発明は上記事情に鑑みてなされたもので、従来と比ベ
オン抵抗を減少できる半導体装置及びその製造方法を提
供することを目的とする。
オン抵抗を減少できる半導体装置及びその製造方法を提
供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本願第１の発明は、第１導電型の半導体基板と、この半
導体基板の一生面に形成された第２導電型の高不純物濃
度の埋込み層と、この埋込み層に囲まれるように形成さ
れた第２導電型の低不純物濃度の第１半導体層と、この
第１半導体層の表面に形成された耐圧補正用の第１導電
型の第２半導体層と、この第２半導体層に形成された半
導体素子からなり、前記半導体素子の領域直下に位置す
る前記半導体基板部分を前記埋込み層側に突出させ、前
記埋込み層の表面と第２半導体層の底面間の距離を全て
の！！域で略一定とすることにより、オン抵抗の低減を
図ったものである。
導体基板の一生面に形成された第２導電型の高不純物濃
度の埋込み層と、この埋込み層に囲まれるように形成さ
れた第２導電型の低不純物濃度の第１半導体層と、この
第１半導体層の表面に形成された耐圧補正用の第１導電
型の第２半導体層と、この第２半導体層に形成された半
導体素子からなり、前記半導体素子の領域直下に位置す
る前記半導体基板部分を前記埋込み層側に突出させ、前
記埋込み層の表面と第２半導体層の底面間の距離を全て
の！！域で略一定とすることにより、オン抵抗の低減を
図ったものである。
本願第２の発明は、第１導電型の半導体基板の一生面に
マスク材を用いて該マスク材の幅の１．／２よりも浅い
深さの溝を形成するとともに、前記マスク材下の前記基
板にマスク材側に突出する突起を形成する工程と、前記
溝から露出する前記基板表面に第２導電型の高年１ＩＴ
ｌ物Ｗｉ度の埋込み層を形成する工程と、気相成長を行
ない前記溝内に第１導電型の低不純物濃度の第１半導体
層を形成する工程と、この第１半導体層の表面に底面か
ら前記埋込み層の表面までの距離が略一定の耐圧補正用
の第１導電型の第２半導体層を形成する工程と、この第
２半導体層に半導体素子を形成する工程とを具備し、オ
ン抵抗の減少を図ったものである。
マスク材を用いて該マスク材の幅の１．／２よりも浅い
深さの溝を形成するとともに、前記マスク材下の前記基
板にマスク材側に突出する突起を形成する工程と、前記
溝から露出する前記基板表面に第２導電型の高年１ＩＴ
ｌ物Ｗｉ度の埋込み層を形成する工程と、気相成長を行
ない前記溝内に第１導電型の低不純物濃度の第１半導体
層を形成する工程と、この第１半導体層の表面に底面か
ら前記埋込み層の表面までの距離が略一定の耐圧補正用
の第１導電型の第２半導体層を形成する工程と、この第
２半導体層に半導体素子を形成する工程とを具備し、オ
ン抵抗の減少を図ったものである。
（作用）
本発明によれば、ＤＭＯＳトランジスタの電流経路に相
当する半導体基板の所定の部分に突起を形成することに
より、実質上の高抵抗層（ＶＧ層）を低減でき、もって
オン抵抗が低減できる。
当する半導体基板の所定の部分に突起を形成することに
より、実質上の高抵抗層（ＶＧ層）を低減でき、もって
オン抵抗が低減できる。
（実施例）
以下、本発明の一実施例を第１図（ａ）〜（ｅ）及び第
２図を参照して説明する。
２図を参照して説明する。
まず、例えばＰ−型のシリコン基板１上の所定の位置に
、マスク材としての幅（Ｗ）５０譚のシ、 リコン酸
化膜（Ｓ ｉ ０２ ｇりパターン２を形成したく第１
図（ａ）図示）。つづいて、このパターン２を用いて前
記基板１を弗硝酸又はＫＯＨ等により選択的にエツチン
グし、深さくＤ）３０ＩＲの溝３を形成した。ここで、
溝３を形成する際にＷ＜２０となるようにすることによ
り、前記パターン２の中心Ｐの直下に位置する前記基板
１に上方に突出する理想的な突起４が形成された（第１
図（ｂ）及び第２図図示）。なお、Ｗ＞２Ｄの条件で溝
を形成すると、十分な高さくＨ）の突起が形成されず、
オン抵抗の低減が十分でない。次いで、前記パターン２
を除去した後、溝３から露出する前記基板１の表面にｎ
型不純物を導入し、Ｎ＋型の埋込み層（ドレイン引出し
ｒＩＡ域）５を形成した（第１図（Ｃ）図示）。更に、
エピタキシャル成長を行なうことにより、前記埋込み層
５上にドレイン領域としてのＮ−型の第１半導体層（Ｖ
Ｇ層）６を形成した。なお、前記突起４はこのＶＧｌｉ
６の深さの半分程までに達することになる。しかる後、
ｎ型不純物の拡散により前記ＶＧ層６の表面に中央部が
開孔したＰ型の第２半導体！（ガードリング）７を形成
した（第１図（ｄ）図示）。ここで、同図（ｄ）におい
て、前記突起４の存在により、前記埋込み［５の表面と
ガードリングツ底面間の距１１１１ｉＬは全ての領域で
等しくなった。
、マスク材としての幅（Ｗ）５０譚のシ、 リコン酸
化膜（Ｓ ｉ ０２ ｇりパターン２を形成したく第１
図（ａ）図示）。つづいて、このパターン２を用いて前
記基板１を弗硝酸又はＫＯＨ等により選択的にエツチン
グし、深さくＤ）３０ＩＲの溝３を形成した。ここで、
溝３を形成する際にＷ＜２０となるようにすることによ
り、前記パターン２の中心Ｐの直下に位置する前記基板
１に上方に突出する理想的な突起４が形成された（第１
図（ｂ）及び第２図図示）。なお、Ｗ＞２Ｄの条件で溝
を形成すると、十分な高さくＨ）の突起が形成されず、
オン抵抗の低減が十分でない。次いで、前記パターン２
を除去した後、溝３から露出する前記基板１の表面にｎ
型不純物を導入し、Ｎ＋型の埋込み層（ドレイン引出し
ｒＩＡ域）５を形成した（第１図（Ｃ）図示）。更に、
エピタキシャル成長を行なうことにより、前記埋込み層
５上にドレイン領域としてのＮ−型の第１半導体層（Ｖ
Ｇ層）６を形成した。なお、前記突起４はこのＶＧｌｉ
６の深さの半分程までに達することになる。しかる後、
ｎ型不純物の拡散により前記ＶＧ層６の表面に中央部が
開孔したＰ型の第２半導体！（ガードリング）７を形成
した（第１図（ｄ）図示）。ここで、同図（ｄ）におい
て、前記突起４の存在により、前記埋込み［５の表面と
ガードリングツ底面間の距１１１１ｉＬは全ての領域で
等しくなった。
以下、周知の技術を用いる。即ち、まず前記ガードリン
ク７の内周縁側にＶＧ層６にまたがるようにｐ型不純物
拡散を行ない、リング状の第３半導体層（バックゲート
領域）８を形成する。つづいて、前記基板１上にバック
ゲート領域８のリング内周縁部に沿ってゲート酸化膜（
図示せず）を介して多結晶シリコンからなるリング状の
ゲート電慟９を形成した。次いで、このグー１− ｉｆ
ｆｆｉ ９をマスクとしてセルファラインによりｎ型
不純物を前記バックグー１〜領［８の表面に導入し、Ｎ
＋型のソース領域１０を形成するとともに、前記基板１
、埋込み層５及びＶＧ１６にまたがるようにドレイン電
極の取出しためのＮ＋拡散層１１を形成した。次いで、
前記バツクゲート領域８の表面にガードリング７にまた
がるＰ“型のバックゲートのコンタクト領域１２を形成
し、ＤＭＯＳトランジスタを製造した（第１図（ｅ）図
示）。
ク７の内周縁側にＶＧ層６にまたがるようにｐ型不純物
拡散を行ない、リング状の第３半導体層（バックゲート
領域）８を形成する。つづいて、前記基板１上にバック
ゲート領域８のリング内周縁部に沿ってゲート酸化膜（
図示せず）を介して多結晶シリコンからなるリング状の
ゲート電慟９を形成した。次いで、このグー１− ｉｆ
ｆｆｉ ９をマスクとしてセルファラインによりｎ型
不純物を前記バックグー１〜領［８の表面に導入し、Ｎ
＋型のソース領域１０を形成するとともに、前記基板１
、埋込み層５及びＶＧ１６にまたがるようにドレイン電
極の取出しためのＮ＋拡散層１１を形成した。次いで、
前記バツクゲート領域８の表面にガードリング７にまた
がるＰ“型のバックゲートのコンタクト領域１２を形成
し、ＤＭＯＳトランジスタを製造した（第１図（ｅ）図
示）。
上記実施例によれば、埋込み層５を形成するための溝３
を形成する際、第２図に示す如くマスク材としての５１
０２膜パターン２の幅Ｗを、）苫３の深さＤに対しＷ
＜ ２ Ｄなる条件で行なうため、高さ１」がＶＧ層６
の深さの半分程までに達した突起４が基板１の所定の位
＠（ＤＭＯＳトランジスタの電流の経路）に形成され、
ＶＧ層６、ガードリンク７の形成後、埋込み層５の表面
とガードリンク７の底面間の距離しを等しくできる。従
って、実買上のＶＧ層６は突起４の高さの平均分削減さ
れると考えられ、オン抵抗を従来よりも低減できる。事
実、低減率は従来のトランジスタと比べ２０〜３０％で
あった。
を形成する際、第２図に示す如くマスク材としての５１
０２膜パターン２の幅Ｗを、）苫３の深さＤに対しＷ
＜ ２ Ｄなる条件で行なうため、高さ１」がＶＧ層６
の深さの半分程までに達した突起４が基板１の所定の位
＠（ＤＭＯＳトランジスタの電流の経路）に形成され、
ＶＧ層６、ガードリンク７の形成後、埋込み層５の表面
とガードリンク７の底面間の距離しを等しくできる。従
って、実買上のＶＧ層６は突起４の高さの平均分削減さ
れると考えられ、オン抵抗を従来よりも低減できる。事
実、低減率は従来のトランジスタと比べ２０〜３０％で
あった。
また、上記実施例に係るＤＭＯＳトランジスタは、第１
図（ｅ）に示す如く、Ｐ４″型のシリコン基板１の表面
にＮ＋型の埋込み層（ドレイン引出し領域）５を設け、
この埋込み１Ｉｉ５上に該埋込み層５に囲まれるように
Ｎ＋型のＶＧ層６を設け、更にこのＶＧ層６の表面にＰ
型のガードリング７を設け、かつ前記ガードリンク７の
中央の開口部直下に位置する基板部分に埋込み層５の表
面とガードリング７の底面との距離しが等しくなるよう
な突起４を設けた構造となっている。従って、前述した
と同様、オン抵抗の減少が可能となる。
図（ｅ）に示す如く、Ｐ４″型のシリコン基板１の表面
にＮ＋型の埋込み層（ドレイン引出し領域）５を設け、
この埋込み１Ｉｉ５上に該埋込み層５に囲まれるように
Ｎ＋型のＶＧ層６を設け、更にこのＶＧ層６の表面にＰ
型のガードリング７を設け、かつ前記ガードリンク７の
中央の開口部直下に位置する基板部分に埋込み層５の表
面とガードリング７の底面との距離しが等しくなるよう
な突起４を設けた構造となっている。従って、前述した
と同様、オン抵抗の減少が可能となる。
［発明の効果］
以上詳述した如く本発明によれば、従来と比ベオン抵抗
を減少できる高信頼性のＤＭｏＳトランジスタなどの半
導体装置及びその製造方法を提供できる。
を減少できる高信頼性のＤＭｏＳトランジスタなどの半
導体装置及びその製造方法を提供できる。
第１図（ａ）〜（ｅ＞は本発明の一実施例に係るＤ Ｍ
ＯＳ ＋−ランジスタの製造方法を工程順に示す断面
図、第２図は本発明に係るＤＭＯ８１〜ランジスタの要
旨を説明するための断面図である。 １・・・Ｐ４型のシリコン基板、２・・・ＳｉＯ２膜パ
ターン（マスク材）、３・・・溝、４・・・突起、５・
・・Ｎ＋型の埋込み層（ドレイン引出し’ａｌａ） 、
６・・・ＶＧ層（第１半導体層）、７・・・ガードリン
グ（第２半導体層）、８・・・バックグー１−領域、９
・・・ゲート電極、１０・・・Ｎ“型のソース領域、１
１・・・Ｎ＋型の拡散層、１２ａ、１２ｂ・・・Ｐ＋型
のソースバックゲートのコンタクト。
ＯＳ ＋−ランジスタの製造方法を工程順に示す断面
図、第２図は本発明に係るＤＭＯ８１〜ランジスタの要
旨を説明するための断面図である。 １・・・Ｐ４型のシリコン基板、２・・・ＳｉＯ２膜パ
ターン（マスク材）、３・・・溝、４・・・突起、５・
・・Ｎ＋型の埋込み層（ドレイン引出し’ａｌａ） 、
６・・・ＶＧ層（第１半導体層）、７・・・ガードリン
グ（第２半導体層）、８・・・バックグー１−領域、９
・・・ゲート電極、１０・・・Ｎ“型のソース領域、１
１・・・Ｎ＋型の拡散層、１２ａ、１２ｂ・・・Ｐ＋型
のソースバックゲートのコンタクト。
Claims (2)
- （１）第１導電型の半導体基板と、この半導体基板の一
主面に設けられた第２導電型の高不純物濃度の埋込み層
と、この埋込み層に囲まれるように形成された第２導電
型の低不純物濃度の第１半導体層と、この第１半導体層
の表面に形成された耐圧補正用の第１導電型の第２半導
体層と、この第２半導体層に形成された半導体素子とか
らなり、前記半導体素子の領域直下に位置する前記半導
体基板部分が前記埋込み層側に突出し、前記埋込み層の
表面と前記第２半導体層の底面間の距離が全ての領域で
略一定になつていることを特徴とする半導体装置。 - （２）第１導電型の半導体基板の一主面にマスク材を用
いて該マスク材の幅の１／２よりも浅い深さの溝を形成
するとともに、前記マスク材下の前記基板にマスク材側
に突出する突起を形成する工程と、前記溝から露出する
前記基板表面に第２導電型の高不純物濃度の埋込み層を
形成する工程と、気相成長を行ない前記溝内に第１導電
型の低不純物濃度の第１半導体層を形成する工程と、こ
の第１半導体層の表面に底面から前記埋込み層の表面ま
での距離が略一定の耐圧補正用の第１導電型の第２半導
体層を形成する工程と、これらの第２半導体層に半導体
素子を形成する工程とを具備することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61027420A JPS62185372A (ja) | 1986-02-10 | 1986-02-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61027420A JPS62185372A (ja) | 1986-02-10 | 1986-02-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62185372A true JPS62185372A (ja) | 1987-08-13 |
Family
ID=12220603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61027420A Pending JPS62185372A (ja) | 1986-02-10 | 1986-02-10 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62185372A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0657940A3 (en) * | 1993-12-08 | 1995-12-06 | At & T Corp | Dielectrically isolated semiconductor devices with improved characteristics. |
-
1986
- 1986-02-10 JP JP61027420A patent/JPS62185372A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0657940A3 (en) * | 1993-12-08 | 1995-12-06 | At & T Corp | Dielectrically isolated semiconductor devices with improved characteristics. |
| US5557125A (en) * | 1993-12-08 | 1996-09-17 | Lucent Technologies Inc. | Dielectrically isolated semiconductor devices having improved characteristics |
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