JPS6218931B2 - - Google Patents

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JPS6218931B2
JPS6218931B2 JP54166752A JP16675279A JPS6218931B2 JP S6218931 B2 JPS6218931 B2 JP S6218931B2 JP 54166752 A JP54166752 A JP 54166752A JP 16675279 A JP16675279 A JP 16675279A JP S6218931 B2 JPS6218931 B2 JP S6218931B2
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JP
Japan
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prom
binary
level
bcd
adder
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JP54166752A
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JPS55112649A (en
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Pii Furoora Rorensu
Pii Uinaa Danieru
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Unisys Corp
Original Assignee
Burroughs Corp
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Publication date
Application filed by Burroughs Corp filed Critical Burroughs Corp
Publication of JPS55112649A publication Critical patent/JPS55112649A/ja
Publication of JPS6218931B2 publication Critical patent/JPS6218931B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/02—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word
    • H03M7/12—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word having two radices, e.g. binary-coded-decimal code

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Read Only Memory (AREA)
  • Error Detection And Correction (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Description

【発明の詳細な説明】 この発明は、一般的に、データプロセサに用い
られる異なつた記数法間の翻訳のための手段およ
び方法に関する。より特定的には、この発明は、
２進形式への２進化10進（BCD）数の高速変換
を提供するための改良された手段および方法に関
する。
２進システムの表記法においては、各２進デイ
ジツト（ビツト）は異なる２のべきを表わす。最
も重みの少ないビツトは20を表わし、次の重みの
ビツトは21であり、次の重みのビツトは22などで
ある。たとえば、直接２進表記法では、数11101
は１×24＋１×23＋１×22＋０×21＋１×20（＝
10進表記法の29）に等しい。
２進化10進（BCD）システムの表記法におい
ては、各４ビツトのグループが１つの10進数字を
表わす。上述の同じ10進数29はBCD表記法では
0010 1001で表わされる。
自動デイジタルコンピユータでは、BCD数を
２進形式に変換することがしばしば要求される。
そのようなBCD−２進変換を提供するための
種々の知られたアプローチが、1973年３月発行の
コンピユータ設計（Computer Design）第53頁
〜第59頁のL.C.Beougherの論文「高速BCD−２
進変換方法（Ａ Method for High Speed BCD
−to−Binary Conversion）」において説明され
かつ言及されている。この論文はここに組込まれ
るように考えられなければならない。
上述のBeougher論文では、改良されたBCD−
２進変換のアプローチが提案されている。
BeougherのBCD−２進変換のアプローチにした
がつた設計原理は、各BCDデイジツトの２のべ
きの展開式によつて作られるBCDビツトの列
（コラム）の加算に基づいている。たとえば、
BCD表記法における10進数89は1000 1001であ
り、それはより完全に（1000）2（10）10＋（1001）2
（１）10＝（1000）2（８＋２）10＋（1001）2（１）10
＝（1000）2（23＋21）10＋（1001）2（20）10として表
わ
される。以下に説明するように、BCD数89の等
価２進値1011001が、BCD数89の２のべきの展開
式を表わす上の最終式にしたがつて適当な２のべ
きの値による乗算の後に得られるBCDビツトの
列を加算することによつて、得られる。ただし、
２進の算術における２のべきによる乗算は、単
に、指数の値に等しいいくらかの位置２進数を左
にシフトするだけで達成される。
（1001）2（20）10＝1001＝９ （1000）2（21）10＝10000＝16 （1000）2（23）10＝1000000＝64 1011001 89 この発明は上述のBeougherのBCD−２進変換
のアプローチの改良に向けられ、それによつて、
Beougherによつて教示されたように同じ２のべ
きの展開式が用いられる。しかしながら、実現の
目的のために、Beougher論文におけるような複
雑なツリー構造の４ビツト２進加算器やルツクア
ヘツドキヤリー発生器を用いるかわりに、この発
明は新規な配列のPROM（プログラマブルリード
オンリメモリ）を用い、そのPROMは所要のハー
ドウエアを減じ、かつ非常に速いBCD−２進変
換を達成するように、Beougherのアプローチを
非常に活用する。
この発明は、またPROMを用いる加算を達成す
るための改良された手段および方法を提供する。
この発明の他の目的や利点および特徴のみなら
ず、その特有の性質は、添付図面に関連してなさ
れる好ましい実施例の以下の詳細な説明からすぐ
に明らかとなるであろう。
図面の各図を通して同様のエレメントに同様の
数字が付されている。
この発明がはつきりと理解されることを可能に
するために、発明の特定的な好ましい実施例が説
明の目的のために考えられ、そこでは、たとえば
７デイジツトのBCD数（それはGFEDCBAまた
はより簡単にＧ〜Ａとして表わされるであろう）
が、24ビツトの２進数（それはb23，b22，b21〜b0
またはより簡単にb23〜b0として表わされるであ
ろう）に変換される。ＡがBCD数の最下位デイ
ジツトであり、一方b0が２進数の最下位ビツトで
あるということを理解されたい。また、識別の目
的のために、１つのBCDデイジツトを構成する
４つのビツトの各々は、重みの順序を表わす「２
のべき」の数を伴なうそのそれぞれの文字で表わ
されるであろう。たとえば、BCDデイジツトＡ
は４つの２進ビツトA8，A4，A2およびA1によつ
て表わされ、ここでA1は最下位ビツトである。
先に指摘したように、この発明は前に述べた
Beougher論文に説明された２のべきの展開のア
プローチを利用する。したがつて、Beougherの
２のべきの展開のアプローチを用いて、第２図に
示された表が引出され、BCDビツトの種々の
列を表わし、それらのBCDビツトは、ここで考
えられている７デイジツトのBCD数Ｇ〜Ａをそ
の等価的な24ビツトの２進数b23〜b0に変換する
ために加算されることを要する。第２図の表が
BCD−２進変換での使用のために引出されうる
態様についての特定の詳細が、前に述べた
Beougher論文に含まれる。このような表を実現
するための改良された手段および方法に向けられ
るこの発明の目的のために、所望のBCD−２進
変換の２進ビツトb23〜b0の各々が、先の列の加
算から生じる任意のキヤリーとともに、第２図の
表における２進ビツトの下に直接に現われる
BCDビツトの列を加算することによつて得られ
る、ということを理解するために十分である。た
とえば、２進ビツトb3は、先の列の加算の結果と
して生じる任意のキヤリーとともにBCDビツト
A8，B4，B1，C2およびD1を加算することによつ
て得られる。
ここで、第１図を参照して、第２図の表に示
された加算を行うことによつて、説明の７デイジ
ツトのBCD数Ｇ〜Ａのその等価的な２進数b23〜
b0へのBCD−２進変換を提供するための、この
発明の好ましい実施例の全体のダイアグラムが図
示されている。図示されているように、第１図に
示された好ましい実施例は、２進形式に変換され
るべきBCD数（それは説明の目的のために７デ
イジツトのBCD数Ｇ〜Ａであると想定された）
を受けかつストアするための入力レジスタ１０、
第２図において図示したような特に選択された配
置のPROMを用いて実現された第１および第２の
レベルの論理（回路）１２および１４、従来の加
算およびキヤリー発生技術を用いる第３のレベル
の論理（回路）１６、および第３のレベルの論理
１６の出力で与えられた24ビツトの２進数b23〜
b0を受けかつストアするための出力レジスタ１８
を含む。前に述べたBeougher論文に開示された
全加算器の実現のための場合のように第１図の好
ましい実施例によるBCD−２進変換が、１クロ
ツク間もかからないで並列態様で好ましく達成さ
れる、ということが理解されなければならない。
また、異なる数のBCDデイジツトを有する10進
数を変換するこの発明における態様が、ここに与
えられた説明の７デイジツトのBCD数のBCD−
２進変換の説明から明らかとなるであろう。とい
うことも理解されなければならない。
説明のこの点において、第１図の論理レベル１
２，１４および１６を配しかつ実現するために、
論理的な配置のほとんど無限の変化が可能であ
る、ということに注目することが有用であろう。
この発明にしたがえば、設けられた論理レベル１
２，１４および１６の特定的な分割のみならず各
レベルのために用いられた特定的な論理の実現
が、BCD−２進変換の特定的な特徴からだけで
はなく前に述べたBeougherのアプローチからも
生じた特定的な特徴を活用するために特別に選ば
れている。
第１図の好ましい実施例の最初の目的は、説明
された３つの論理レベル１２，１４および１６を
用いる第２図の表にしたがつて加えられなけれ
ばならないBCDビツトの比較的長い列を漸進的
に減じることである。第１および第２の論理レベ
ル１２および１４は、レベル１２および１４の
各々において個別にプログラムされた高速PROM
の特別な配置を用いることによつて特に有利な態
様で実現され、それらの各々はこの目的のために
他の方法であれば必要となるであろうPROMの数
を顕著に減少させる。レベル１２および１４によ
つて与えられる結果生じる論理は、各列において
加えられるべきビツトを、列毎にたつた２ビツト
に減じる。このことは、等価的な２進数の２進出
力ビツトb23〜b0の各々が、次いで、従来の加算
およびキヤリー発生技術を用いる第１図における
第３の論理レベル１６によつてすぐに与えられる
のを許容する。
第３図を参照して、この第３図は第１図の第１
論理レベル１２のための好ましい実施例を概略的
に図示する。第２図における表が、第１の論理
レベル１２のために用いられる特別に選択された
PROMの配置を説明するのに用いるために、直接
第３図に置換えられているということに注目され
たい。このことは、特定のBCDビツトの都合の
よい識別および第１の論理レベル１２のために設
けられた12個のPROMP1〜P12の各々によつて加
えられるべきそれらのそれぞれの列位置を提供す
る目的のために行なわれる。すなわち、第３図に
示される第１の論理レベル１２のPROMP1〜P12
の各々によつて加えられるべきBCDビツトの特
定の列が、各PROMを表わす境界線内に囲まれた
特定のBCDビツトを含むそれらの列であるとい
うことが理解されるであろう。たとえば、PROM
P1はBCDビツトA2，A4，A8，B1，B2，B4および
G1によつて構成される列の加算を与え、ここで
BCDビツトA2およびB1が表のb1の列であり、
BCDビツトA4，B2およびC1が表のb2の列であ
り、BCDビツトA8およびB4が表のb3の列であ
る。
説明のこの点において、第３図の第１の論理レ
ベル１２のために示されたPROMの配置がどうし
てこの発明にしたがつて特別に選ばれたのかを、
考えることが適当であろう。明らかに、多くの異
なつた形式のPROMの配置が可能である。なぜな
ら、その大きさやPROMのプログラミングが可変
であるばかりでなく、PROMに与えられるべき選
択された入力の特定の組合わせがまた可変である
からである。PROMの実現を提供するための１つ
の直接的なアプローチは、第２図の表における
列の各々の簡単な加算を提供するようにPROMを
配置することである、ということが理解されよ
う。これはこの発明にしたがつて成されたもので
はない。代わりにそして先に述べたように、この
発明は、前に述べたBeougherのアプローチおよ
びBCD−２進変換の特定的な特徴を活用し、そ
のために非常に有利な全体にわたる実現を提供す
る。特に、これらの特徴の有利な使用が、ここで
詳細に考えられるように、第３図における第１の
論理レベル１２のために用いられる特別のPROM
の配置の選択について成されている。
Beougherのアプローチから引出された第２図
における表において、その表における複数の列
に一定のBCDビツトが現われる、ということに
注目されよう。たとえば、C1は列b2，b5およびb6
に現われ、D1は列b3，b5，b6，b7，b8およびb9に
現われる。すぐにさらに詳細に考えられるよう
に、この発明は、PROMがPROMの実際の入力の
能力に基づいて別の方法で可能なよりも多い数の
入力BCDビツトを含む列の加算をしうるような
形態で、表におけるこれらの重複ビツトの存在
を利用する。
第３図の第１の論理レベルのためのPROM配置
を選択する際に利用される他の特徴は、BCDデ
イジツトの値が９を越えないという事実から引出
される。したがつて、９以上のBCDデイジツト
に対応する表の一定のBCDビツトの値の組合
わせは生じ得ない。この特徴がまた第２図の第１
の論理レベル１２のPROMの配置を選択すること
に役立つ特定の形態が、同様にすぐにさらに詳細
に考慮されるであろう。
第３図の第１の論理レベル１２のためのPROM
の配置を選択する際に利用される他の特徴は、各
PROMから結果的に生じる出力がキヤリーを発生
しないように、各PROMへのBCD入力を選択す
ることに基づく。このことは、第１の論理レベル
１２におけるPROM間にどんなキヤリーも伝播さ
れあるいは計算される必要がないかもしくは第２
論理レベル１４へのどんな関連もないという利点
を与える。
上述において要約された特徴およびこの発明の
好ましい実施例へのそれらの応用が、第３図にお
ける第１の論理レベル１２のために説明された
PROM P1〜P12のその配置を特に参照して一層詳
細に考えられるであろう。PROM P1〜P12の各々
は、典型的には、たとえばフエアチヤイルド社
（Fairchild）の番号93427の集積回路チツプを用
いる256×４ビツトのPROMとして実現される。
このような256×４ビツトのPROMは最大８入力
および４出力を備える。第３図における第１の論
理レベル１２のPROM P5は、第２図の表にお
いて生じる重複BCDビツトの存在が、どのよう
にして、利用可能な入力の最大数より非常に多い
入力BCDビツトを含む表からの列の加算を与
えるようにPROMを許容するために、この発明に
したがつて役立ちうるかの１つのよい例を提供す
る。第３図において、256×４ビツトのPROMの
ためにただ８つの入力が利用可能であるとして
も、12の入力BCDビツトを含む２つの列が
PROM P5による加算を与える、ということに注
目されよう。このことは、表からのこれらの12
のBCDビツトの入力の賢明な選択によつて
PROM P5のために達成され、そのために以下の
条件に適合する。(1)これら12の入力BCDビツト
のただ８つだけが独特であり、これらは８つの入
力BCDビツトC2，C4，C8，D1，D2，D4，D8およ
びE1（残りの４入力BCDビツトC4，D1，D2およ
びD4は重複している）であり、そして(2)これら
12の選択された入力BCDビツトの合計が決して
15または1111を越えず、そのためにPROMからの
キヤリーの発生が防止される。
上の条件(2)の達成は、BCDデイジツトの値が
９を越ええないという事実によつて助けられる。
たとえば、PROM P5に関連して、もし12のBCD
ビツト入力のすべてが同時に２進の１を持つなら
ば、その合計は19または10011となり、その場合
PROMからキヤリーが発生されるので条件(2)に適
合しない。しかしながら、PROM P5への12の入
力がその対応するBCDデイジツトが９以上に成
り得ないBCDビツトであるということが知られ
ているので、同じBCDデイジツトの２つの最上
位ビツトの両方が同時に２進の１をもつことはな
い。たとえば、BCDデイジツトＣおよびＤの２
つの最上位BCDビツトC4，C8およびD4，D8は、
それぞれ、PROM P5へ与えられる12の入力に含
まれている。同じBCDのこれら２つの最上位
BCDビツトの両方が同時に２進の１を持たない
ので、PROM P5によつて加えられるべき12の
BCDビツトを含む２つの列について可能な最大
合計が15または1111となり、これは上の条件(2)の
最大合計限度内である。
PROM P5による加算のための第２図の表の
BCDビツト入力の特定の列を選択するための上
で例示されたような同じ原理が、また、第３図に
図示された第１の論理レベルの他のPROMによつ
て加えられるべきBCDビツトの列を選択するた
めに、適当な場合はいつでも、用いられ、その結
果他の方法で必要とされるであろうものに比べて
非常に少ない全体のハードウエアが必要となるだ
けである、ということが理解されるであろう。さ
らに、ハードウエアにおけるこの節約は、第１の
論理レベル１２によつて与えられる論理が、
PROM間に要されるキヤリーの伝播がないので、
互いに並行にかつ他と独立して動作するPROMの
１つのレベルを経済的に用いることを許容する。
次に考えられなければならないことは、第３図に
図示された第１の論理レベルのPROM P1〜P12の
各々が、そこに与えられるBCDビツト（重複も
含む）の特定の列の適宜の加算を与えるために独
立にプログラムされているという特定の形態であ
る。この目的で、まず以下の一般式に注意が向け
られ、それはここで考えられているこの発明の好
ましい実施例の第１の論理レベル１２における
PROMのために与えられるプログラミングを決定
するのに用いられる。
ここで、Ｓはそこに加えられる２進入力に応じ
てPROMによつて与えられる２進合計であり、ｎ
はPROMが受けることのできる入力の最大数であ
り、Ｂk＝B1，B2…Ｂoは、PROMに与えられる特
定的な独特のBCD入力を表わし、そしてＷk＝
W1，W2，…ＷoはPROMが合計Ｓの適当な値を
与えるためにPROMがプログラムされて考慮され
なければならないBCD入力のためのそれぞれの
重みの値である。各重みの値は、任意の重複の存
在のみならず、両方の列位置を表わすために選択
される。これはビツトの最下位列（右端の列）か
ら始まりかつ最上位列（左端の列）に続く第３図
に示すようなPROMによつて加えられるべき
BCDビツトの列に、２のべき（１，２，４，な
ど）を割当てることによつて行われる。したがつ
て、最下位列は１の値が割当てられ、その左の次
の列は２の値が割当てられ、次の列は４の値が割
当てられ、以下同様である。重複BCDビツトが
存在しないところでは、この列の値は(1)式におけ
る重みの値Ｗと等しい。重複が存在するところで
は、その重みの値Ｗは全ての重複の列の値を一緒
に加えることによつて得られる。
また、PROMからのキヤリーをなくするため、
各PROMからの合計Ｓは次式を満足しなければな
らない。
Ｓ２q−１ ……(2) ここで、ｑはPROMからの利用可能な個々の２
進出力の数である。
先に指摘したように、第３図に示される第１の
論理レベル１２のための説明のPROMの配置にお
いて、各PROMは、典型的に、最大８入力および
４出力を与える256×４ビツトのPROMである。
したがつて、上の(1)式におけるｎは８となり、上
の(2)式におけるｑは４となる。式(1)および(2)は、
したがつて Ｓ＝24−１＝15または1111 …（2A） となる。
上の式（1A）および（2A）がどのようにして
第３図における各PROMを実現するのに用いられ
るかを説明するために、PROM P5が再び例とし
て用いられる。したがつて、第３図から、PROM
P5に与えられる８つの独特のBCD入力は列b7お
よびb8に含まれるC2，C4，C8，D1，D2，D4，D8
およびE1である。上の式（1A）はPROM P5に適
応されるとき以下のように展開されるであろう。
S5＝C2＋3C4＋2C8＋3D1＋3D2＋3D4 ＋2D8＋2E1 …（1B） PROM P5についての上式（1B）におけるBCD
ビツトのための重みの値は、先に説明したよう
に、両方の列位置および重複の存在の考慮するた
めに選ばれる。すなわち、重複しているBCDビ
ツトC4，D1，D2およびD4の各々のための重みの
値は上の式（1B）における３である。これは、
第３図における両方の列b7およびb8において各々
が１回存在し、列b7におけるBCDビツトの存在
が重みの値に１を与えかつ列b8における重複
BCDビツトの存在が重みの値に２を与えるから
である。重複していない残りのBCDビツトにつ
いては、BCDビツトC2が列b7においてのみ存在
しかつしたがつて式（1B）における１の重みの
値を有し、BCDビツトC8，D8およびE1が列b8に
おいてのみ存在しそのために各々が式（1B）に
おける２の重みの値を有するということに注目さ
れたい。
上の式（2A）がPROM P5のために有利に適合
される上の態様がPROM P5に関してすでに先に
考えられたので、繰返しをさける。
ここで、PROM P5に関する上の式（1B）と同
じような合計の式が、また、第３図の第１の論理
レベル１２における他のPROMの各々について同
様の態様ですぐに与えられ得て、各々のPROMに
ついての特定の合計の式は以下のとおりである、
ということが明らかであろう。
PROM P1：S1＝A2＋2A4＋4A8＋B1 ＋2B2＋4B4＋2C1 PROM P2：S2＝B1＋2B2＋2B8＋C2 ＋2C4＋5D1＋2D2＋2E1 PROM P3：S3＝B4＋2B8＋3C1＋2C2 ＋C8＋D4＋E2＋F1 PROM P4：S4＝D1＋D2＋D8＋E4＋2E8 ＋F2＋G1 PROM P5：S5＝C2＋3C4＋2C8＋3D1 ＋3D2＋3D4＋2D8＋2E1 PROM P6：S6＝4D1＋F1＋2F2＋F4 ＋2F8＋4G1＋G2＋2G4 PROM P7：S7＝C8＋3D2＋3D4＋3D8 ＋3E1＋3E2＋2F2＋2F8 PROM P8：S8＝4E2＋2E4＋3F1＋F4 ＋2G2＋G8 PROM P9：S9＝D4＋3D8＋3E4＋3E8 ＋F2＋3F4＋6F8＋2G8 PROM P10：S10＝E4＋2E8＋3F1＋2F2 ＋2G1＋G2＋2G4＋4G8 PROM P11：S11＝F2＋3F4＋6F8＋3G1 ＋3G2＋2G4＋4G8 PROM P12：S12＝G1＋3G2＋7G4＋14G8 第３図におけるPROM P1〜P12の各々が、上に
示されたそのそれぞれの合計の式に適合して動作
するように当業者によつて個別にプログラムされ
得て、そのために、それによつてPROMによつて
加えられるべきBCDビツトの数がPROMの入力
の能力を越えていたとしても、第３図に示される
ようなPROMによつて加えられるように示された
BCDビツトの特定の列の合計を正しく表わすで
あろう出力の合計を与える、ということが理解さ
れよう。また、先に説明したように、PROMによ
るキヤリーの発生に関連する必要がないという利
点を得るために、その合計は、可能な場合はいつ
でも、BCDデイジツトが９より大きな値を持ち
えないという事実をさらに利用しながら、PROM
によつて加えられるべきBCDビツトの特定の列
の賢明な選択により、キヤリーを発生する値に達
するのが防がれる。さらに、内部のPROMのハー
ドウエアを変更しまたは付け加える必要性なしに
上に示したそのそれぞれの合計の式にしたがつて
要求される個々のプログラミングを提供するよう
に各PROMがプログラムされうることについての
容易さのために、第３図に示す好ましい実施を実
現するためのPROMの使用がよく適合する、とい
うことが理解されるであろう。
第４図を参照して、次に考えなければならない
ことは、第１図において一般的に示された第２の
論理レベル１４の好ましい実施例である。第３図
に示された第１の論理レベル１２の好ましい実施
例の先の説明から、PROMの説明された実現が、
第２図の表によつて要求されるBCDビツトの
特定の選択された列の加算を提供する、というこ
とが理解されよう。第２の論理レベル１４が第１
の論理レベル１２の出力に与えられるビツトの選
択された列の加算を提供し、そのために第１の論
理レベル１２によつて開始される表の列b0〜
b23におけるビツトの漸進的な減少を続け、第２
の論理レベル１４の出力が、その第２の論理レベ
ル１４の出力で加算されるために各列についてた
つた２ビツトのままであるようにされている。こ
の目的で、第２の論理レベル１４は、また、好ま
しくはPROMの実現を用い、PROMはPROM P13
〜P17として第４図の好ましい実施例に示されて
いる。第２図および第３図との簡単な比較のため
に、第４図がb0〜b23の識別を繰返すということ
に注目されよう。このことについて、b0〜b23の
各々が、与えられたBCD数が変換されている等
価２進数のそれぞれのビツトを表わす、というこ
とが思い出されよう。また、これらのビツトb0〜
b23の各々の値が、先の列からの任意のキヤリー
を考慮して、第２図の表における対応の列の
BCDビツトのすべてを一緒に加算することによ
つて得られる、ということが思い出されよう。
より詳細に、ここで第４図を考えてみると、こ
の第４図は、第３図の第１の論理レベル１２によ
つて達成される加算の結果として、第２図の表
にしたがつて行われるべき残りの加算を示してい
る、ということが理解されなければならない。第
３図と同じように、第４図は各PROMを表わす境
界線内に囲まれている第４図のPROM P13〜P17
の各々によつて加算されるべきビツトの特定の列
について、第３図のそれと同様のフオーマツトを
用いる。第４図において、加算のために第３図に
おけるPROM P1〜P12の任意のものに与えられて
いなかつたビツトA1，E1，E2，E8，G1およびG4
は、図示されるようにそれらの適当な列位置にお
いて第４図に変更されないで置き換えられてい
る、ということに注目されたい。第３図のPROM
P1〜P12によつて達成される加算の合計を表わす
４ビツトの出力はまた、それらの適当な列位置に
おいて第４図に移されている。識別の目的のため
に、PROMの合計を表わす４つのビツトの各々
が、そのビツトの重みの順序を表わしている２の
べきの数（１，２，４または８）が続くそのそれ
ぞれのPROMを表わす添字を有する大文字Ｓによ
つて第４図において示される。たとえば、第３図
におけるPROM P5からの合計S5を表わす４つの
ビツトは、第４図において記号P51，P52，P54お
よびP58（P51は最下位ビツトである）によつて示
されている。
第４図に関して、また、第３図におけるPROM
P1〜P12の各々のために用いられたような同じ形
式の256×４ビツトのPROMがPROM P13〜P17の
各々のために、用いられうる、ということに注目
されたい。さらに、PROMの大きさや説明の目的
のためにここで考えられているBCD−２進変換
の例の特定の選択について、第３図のPROMの実
現によつて達成される各列におけるビツトの数の
非常な減少のゆえに、ただ５つのPROM P13〜
P17が、各列において加えられるべきビツトの所
望の漸進的な減少を達成して列当りたつた２ビツ
トにするために、第２の論理レベル１４において
要求される、ということに注目されたい。したが
つて、第４図において示される特定の図示された
PROMは、第３図のPROMの実現において用いら
れたこの発明の特徴すなわち普通に言うところの
PROMの大きさよりも、PROMによつて加えられ
るべきより多いビツトを可能にすることを利用す
る必要はない。しかしながら、異なつたPROMの
大きさが選択されるところおよび／または異なつ
た数のBCDデイジツトが変換されるべきである
ところのような異なる状況では、第１のレベルに
おけるだけでなく１つもしくはそれ以上の後続の
レベルにおいてもまたこの特徴を用いる利点が考
えられるであろうし、そしてそれゆえにこの発明
はそのような実施例をも含むように考えられなけ
ればならない。
第４図のPROMの実現が普通のPROMが入力し
うるより大きい数のビツトの加算を与える必要は
ないが、先に説明されたようにPROMからのキヤ
リーがないということは、まず、ここで考えられ
ている好ましい実施例における最も有利なことで
ある。第４図のPROM P13〜P17の各々に適用す
るために選択された特定のビツトは、したがつて
第３図のPROMの実現に関連して説明されたよう
な同じ態様でこの条件を満たすように選択されて
いる。
合計Ｓについての先に提示された一般式(1)およ
び第３図におけるPROM P1〜P12のために用いら
れたような同じ原理を用いて、第４図の特定的な
実現におけるPROM P13〜P17の各々についての
合計の式は以下のとおりである。
PROM P13：S13＝P14＋2P18＋P21 ＋2P22＋4P24＋4P31 PROM P14：S14＝P28＋P32＋2P34 ＋P41＋2P42＋2P51＋2P61＋
4P62 PROM P15：S15＝P38＋P44＋P52 ＋2P54＋2P64＋2P71＋4P72＋
2P81 PROM P16：S16＝2G4＋P58＋P68 ＋2P74＋P82＋2P84＋4P88＋
2P91 PROM P17：S17＝2E1＋4E2＋2E8 ＋4G1＋P78＋P92＋2P94 先に指摘したように、ここで考えられている特
定の好ましい実施例に関して、第４図の第２の論
理レベル１４は、第２図の表の列b0〜b23にお
いて加えられるべきビツトを各列についてたつた
２ビツトに減じ、それによつて第１および第２の
論理レベル１２および１４のPROMの実現によつ
て与えられる高速動作を減じることなしに、第１
図の第３の論理レベル１６において経済的に提供
されるべき普通の加算およびキヤリー発生回路を
許容している。第３の論理レベル１６の好ましい
実施例は第５図を参照してここでより詳細に考え
られるであろう。
第５図に図示された第３の論理レベル１６は第
３図および第４図のものと同じような形式が用い
られ、第４図と同様に、それらの適宜の列におい
て第２の論理レベルからそこに与えられるビツト
上の第３の論理レベル１６によつて行われるべき
残りの加算をすぐに示すように、第２図における
表のb0〜b23の列記号を繰返す。このことにつ
いて、PROM P1〜P12の出力が第４図に表わされ
るのと同じ態様で、第２図の第２の論理レベル１
４のPROM P13〜P17の各々からの４ビツトの出
力がこの第５図に示される第３の論理レベル１６
に表わされている、ということに注目されたい。
第５図に示す第３の論理レベル１６の好ましい
実施例が、ここでより詳細に考えられよう。第３
の論理レベル１６は、典型的に４ビツトの２進加
算器３１〜３４、それらに関連して動作する１つ
のルツクアヘツドキヤリー発生器３６，１つのア
ンドゲート３８および１つの排他的オアゲート４
０を含む、ということがわかる。加算器３１〜３
４の各々は、たとえば、テキサスインスツルメン
ト社（Texas Instrument）の番号74S181の集積
回路チツプを用いて実現され、キヤリー発生器３
６は、たとえば、テキサスインスツルメント社の
番号74S182の集積回路チツプを用いて実現さ
れ、ゲート３８および４０は、たとえば、テキサ
スインスツルメント社の番号74S08および74S86
を用いて、それぞれ、実現されうる。それによる
加算のために第５図における加算器３１〜３４の
各々に加えられるビツトの特定の列は各加算器を
示すブロツク内に示されている。アンドゲート３
８および排他的オアゲート４０に加えられるビツ
トは従来の形態で示されている。また、第５図に
おける小文字ｃ，ｇおよびｐは、それぞれ従来の
形態における入力および出力に発生しかつ伝播す
るキヤリーを示す、ということに注目されたい。
したがつて、第５図から、加算器３１〜３４が
等価２進数の出力ビツトb23〜b7（出力ビツトb23
は加算器３４によつて発生されるキヤリーであ
る。）を与えるように働き、一方アンドゲート３
８および排他的オアゲート４０は、加算器３１お
よびキヤリー発生器３６へのそのキヤリーのみな
らず出力ビツトb6を与えるように働く、というこ
とが理解されよう。等価２進数の残余の出力ビツ
トb0〜b5に関するかぎりでは、第３図および第４
図に関連する第２図における表から、最下位の
BCDビツトA1はb0と等しくかつ従つて論理レベ
ルを通して変更なしに伝播するということ、ビツ
トb1およびb2はそれぞれPROM P1の出力P11およ
びP12によつて直接に与えられるということ、お
よびビツトb3，b4およびb5がそれぞれPROM P13
の出力P131，P132およびP134によつて直接与えら
れるということが理解されるであろう。
第５図の第３の論理レベルによつて達成される
論理を表わす等価２進数のビツトb0〜b23のため
の式は以下のとおりであり、ここでキヤリーはそ
の対応する列を示す添字を有する小文字「ｃ」に
よつて表わされている。
b0＝A1 b1＝P11 b2＝P12 b3＝P131 b4＝P132 b5＝P134 b6＝P138＋P141 b7＝P142＋c6 b8＝P144＋P151＋c7 b9＝P148＋P152＋c8 b10＝P154＋P161＋c9 b11＝P158＋P162＋c10 b12＝P164＋P171＋c11 b13＝P168＋P172＋c12 b14＝P174＋P98＋c13 b15＝P178＋P101＋c14 b16＝P102＋c15 b17＝P104＋P111＋c16 b18＝P108＋P112＋c17 b19＝P114＋P121＋c18 b20＝P118＋P122＋c19 b21＝P124＋c20 b22＝P128＋c21 b23＝c22 この発明は、この発明の範囲から離れることな
く、構造における修正および変更，配置および使
用の広範な多様性に向けられる、ということが理
解されなければならない。したがつて、この発明
は前掲の特許請求の範囲によつて規定される範囲
内にある全ての可能な修正および変形を含むもの
として考えられなければならない。
【図面の簡単な説明】
第１図はこの発明にしたがつたBCD−２進変
換器の好ましい実施例の全体のブロツクダイアグ
ラムである。第２図はこの発明にしたがつた説明
のBCD−２進変換を実現する第１図の実施例に
よつて達成される加算を説明するための図であ
る。第３図は第１図の第１の論理レベル１２の好
ましい実施例を説明する概略図である。第４図は
第２図の第２の論理レベル１４の好ましい実施例
を説明する概略図である。第５図は第１図の第３
の論理レベル１６の好ましい実施例を説明する概
略ブロツクダイアグラムである。 図において、１０は入力レジスタ、１２は第１
の論理レベル、１４は第２の論理レベル、１６は
第３の論理レベル、１８は出力レジスタ、３１〜
３４は４ビツト２進加算器、３６はルツクアヘツ
ドキヤリー発生器、３８はアンドゲート、４０は
排他的オアゲートを示す。

Claims (1)

  1. 【特許請求の範囲】 １ 入力２進信号の複数の列を加算するための２
    進加算器であつて、 複数の個別的にプログラムされたPROMを含む
    第１レベルの論理回路を含み、 前記第１レベルの各PROMは、それらの列位置
    を考慮して所定の複数の前記２進入力信号の加算
    を表わすPROM出力２進信号を与えるようにプロ
    グラムされていて、 前記第１レベルの各PROMは、そこに与えられ
    る２進信号で達成される加算に応じてそこからど
    んなキヤリーも発生しないような大きさであり、
    さらに 前記第１レベルからの出力２進信号が与えられ
    る第２レベルの論理回路を含み、前記第２レベル
    は複数の個別的にプログラムされたPROMを含
    み、 前記第２レベルの各PROMは、前記第１レベル
    によつて与えられるPROM出力２進信号およびま
    だ加えられていない入力２進信号から選ばれてそ
    こに与えられる所定の複数の２進信号に応じて
    PROM出力２進信号を与えるようにプログラムさ
    れていて、 前記第２レベルの各PROMは、そこに与えられ
    る２進信号で達成される加算に応じてそこからど
    んなキヤリーも発生しないような大きさである、
    ２進加算器。 ２ 前記加算器は、任意の入力２進信号および各
    列において加えられるべき残余の前記第１および
    第２のレベルのPROM出力２進信号が与えられる
    付加的な論理回路を含み、 前記付加的な論理回路は入力２進信号の列のた
    めに要求される最終加算を与えるように動作す
    る、特許請求の範囲第１項記載の２進加算器。 ３ 少なくとも１つの付加的なレベルの論理回路
    および最終レベルの論理回路が設けられ、かつ前
    記第１、第２および付加的なレベルの論理回路は
    前記列におけるビツトを漸進的に減じるように動
    作し、このため列ごとにわずか２ビツトが前記最
    終レベルの論理回路によつて加えられるために残
    る、特許請求の範囲第１項記載の２進加算器。 ４ 少なくとも１つのPROMに与えられた特定の
    ２進信号およびそのプログラミングが、利用可能
    なPROM入力の最大数より以上の２進信号の加算
    をするように選ばれている、特許請求の範囲第１
    項、第２項または第３項のいずれかに記載の２進
    加算器。 ５ 前記少なくとも１つのPROMに与えられる２
    進信号は、独特の２進信号の数が利用可能な
    PROM入力の最大数を越えないように選ばれてい
    て、残りの２進信号は重複していて、そしてこれ
    らの独特の２進信号はPROM入力として与えら
    れ、かつ前記少なくとも１つのPROMのプログラ
    ミングは、それによつて与えられる加算が前記列
    におけるそれらの位置のみならず前記独特の入力
    の任意の重複の存在を考慮するように選ばれてい
    る、特許請求の範囲第４項記載の２進加算器。 ６ 前記少なくとも１つのPROMは次式に従つて
    プログラムされていて、 ここで、Ｓは前記少なくとも１つのPROMの出力
    に与えられる２進合計であり、ｎは利用可能な
    PROMの入力の最大数であり、Bk＝B1，B2−Bn
    は独特の２進信号（任意の付加的な２進信号が重
    複である）を示し、そしてWk＝W1，W2−Wnは
    重みの値であり、各重みの値は、各重複の存在お
    よびそのそれぞれの列位置のみならずそれぞれの
    独特の２進信号の存在および列位置を考慮する値
    を有するように選ばれている、特許請求の範囲第
    ５項記載の２進加算器。 ７ 入力２進信号の複数の列を加算するための２
    進加算器であつて、 複数の個別的にプログラムされたPROMを含む
    少なくとも１つのレベルの論理を含み、 各PROMは所定の複数の前記２進入力信号の加
    算を表わすPROM出力２進信号を与えるようにプ
    ログラムされ、そして その入力２進信号と、利用可能なPROM入力の
    最大数より以上の２進信号の加算をするように選
    ばれたプログラミングとを有する少なくとも１つ
    のPROMを含む、２進加算器。 ８ 前記少なくとも１つのPROMに与えられる特
    定の２進信号は、独特の２進信号の数が利用可能
    なPROM入力の最大数を越えないように選ばれて
    いて、残余の２進信号が重複していて、そしてこ
    れら独特の２進信号がPROM入力として与えら
    れ、かつ前記少なくとも１つのPROMのプログラ
    ミングは、それによつて与えられる加算がそれら
    の列位置のみならず前記独特の２進信号の任意の
    重複の存在を考慮するように選ばれている、特許
    請求の範囲第７項記載の２進加算器。 ９ 前記少なくとも１つのPROMは次式に従つて
    プログラムされていて、 ここで、Ｓは前記少なくとも１つのPROMの出力
    に与えられる２進合計であり、ｎは利用可能な
    PROM入力の最大数であり、Bk＝B1，B2−Bnは
    独特の２進信号（任意の付加的なPROM入力２進
    信号が重複である）を示し、そしてWk＝W1，
    W2−Wnは重みの値であり、各重みの値は、各重
    複の存在およびそのそれぞれの列位置のみならず
    そのそれぞれの独特の２進信号の存在および列位
    置を考慮する値を有するように選ばれている、特
    許請求の範囲第８項記載の２進加算器。 １０ 各PROMは、そこに与えられる２進信号で
    達成される加算に応じてそこからどんなキヤリー
    も発生しないような大きさのものである、特許請
    求の範囲第８項記載の２進加算器。 １１ 各PROMはそこからキヤリーが発生される
    のを防ぐために、次式に従つて選ばれていて、 Ｓ≦２q−１ ここでＳはPROM出力２進信号によつて表わされ
    る合計であり、かつｑはPROMからの利用可能な
    個々の２進出力の数である、特許請求の範囲第１
    ０項記載の２進加算器。 １２ 前記２進加算器によつて加えられるべき前
    記入力２進信号は10進数のBCDデイジツトを表
    わすBCDビツトであり、そこからキヤリーが発
    生されるのを防ぐために、各PROMの大きさの選
    択は、BCDデイジツトが９の値を越えることが
    できないことを考慮する、特許請求の範囲第１
    項、第２項、第３項、第７項、第８項、第９項、
    第１０項または第１１項のいずれかに記載の２進
    加算器。
JP16675279A 1979-01-03 1979-12-20 Binary adder Granted JPS55112649A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6451237U (ja) * 1987-09-22 1989-03-29
JPH01121230U (ja) * 1988-02-10 1989-08-17

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2080584B (en) * 1980-07-24 1984-05-23 Int Computers Ltd Binary-coded-decimal to binary converter
EP0188458A1 (en) * 1984-07-30 1986-07-30 KUMARASENA, Arya, Keerthi The multi input fast adder
US20060179090A1 (en) * 2005-02-09 2006-08-10 International Business Machines Corporation System and method for converting binary to decimal

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3449555A (en) * 1965-06-02 1969-06-10 Wang Laboratories Parallel binary to binary coded decimal and binary coded decimal to binary converter utilizing cascaded logic blocks
US3675001A (en) * 1970-12-10 1972-07-04 Ibm Fast adder for multi-number additions
US3723715A (en) * 1971-08-25 1973-03-27 Ibm Fast modulo threshold operator binary adder for multi-number additions
GB1322657A (en) * 1971-09-10 1973-07-11 Ibm Adders
DE2238184A1 (de) * 1972-08-03 1974-02-14 Juergen Dammit Verfahren und vorrichtung zum entfernen des abfalles an gestanzten zuschnitten
US3882483A (en) * 1973-05-07 1975-05-06 Electronic Associates Code converter system and method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6451237U (ja) * 1987-09-22 1989-03-29
JPH01121230U (ja) * 1988-02-10 1989-08-17

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GB2094525A (en) 1982-09-15
GB2040088B (en) 1983-02-16
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