JPS6218937B2 - - Google Patents
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- JPS6218937B2 JPS6218937B2 JP3111479A JP3111479A JPS6218937B2 JP S6218937 B2 JPS6218937 B2 JP S6218937B2 JP 3111479 A JP3111479 A JP 3111479A JP 3111479 A JP3111479 A JP 3111479A JP S6218937 B2 JPS6218937 B2 JP S6218937B2
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- Japan
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- interrupt
- level
- microprogram
- processing
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- 238000000034 method Methods 0.000 description 13
- 230000008569 process Effects 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 101100207024 Caenorhabditis elegans sel-9 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008676 import Effects 0.000 description 1
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- 230000007704 transition Effects 0.000 description 1
Description
【発明の詳細な説明】
本発明は、複数の処理レベルを有するマイクロ
プログラム制御方式、とくに高速の割込み処理を
可能ならしめるマイクロプログラム制御方式に関
する。従来、ある機器を制御する回路がマイクロ
プログラム方式によつて実現されている。この場
合は、同一の機能をワイヤドロジツクで実現した
場合に比べ、処理速度が遅くなることは良く知ら
れている。従つて、特に高速の処理が要求される
計算機あるいはその周辺機器の制御に、マイクロ
プログラム処理を適用しようとした場合は、処理
性能の低さが問題であつた。さらに、このマイク
ロプログラム方式にあつては、プログラムの簡略
化およびハードウエア物量の大きさの制約といつ
た面から、１つのレベルでシーケンシヤルに処理
するマイクロプログラムが用いられている。この
ため、十分なる処理性能を得ることができないと
いう問題があつた。
プログラム制御方式、とくに高速の割込み処理を
可能ならしめるマイクロプログラム制御方式に関
する。従来、ある機器を制御する回路がマイクロ
プログラム方式によつて実現されている。この場
合は、同一の機能をワイヤドロジツクで実現した
場合に比べ、処理速度が遅くなることは良く知ら
れている。従つて、特に高速の処理が要求される
計算機あるいはその周辺機器の制御に、マイクロ
プログラム処理を適用しようとした場合は、処理
性能の低さが問題であつた。さらに、このマイク
ロプログラム方式にあつては、プログラムの簡略
化およびハードウエア物量の大きさの制約といつ
た面から、１つのレベルでシーケンシヤルに処理
するマイクロプログラムが用いられている。この
ため、十分なる処理性能を得ることができないと
いう問題があつた。
近年、マイクロプログラムの多重レベル処理に
用いるための割込みレベル制御機能を有するLSI
等も開発、製品化されてきているが、これらには
以下の様な欠点がある。これらの割込み処理の方
法は、まず、現在実行中のプログラムに対し、高
いレベルの割込みが発生し、割込みが受け付けら
れると、実行中のプログラムを中断して、割込み
要因の読み出しと判定を行なう。次に、該当する
処理の先頭番地をジヤンプすべきマイクロプログ
ラムの実行番地とし、該割込み処理に入るという
ものである。本方式では、１回の割込みが発生す
る度に、割込み要因の判定とジヤンプ先の決定を
行なうため、プログラム処理にして２ステツプに
相当する処理時間を要し、前述の１レベル処理の
場合と同様に、処理性能が低いという問題があ
る。上記の問題を解決する方法としては、以下の
方法が考えられる。即ち、従来のマイクロプログ
ラムアドレス制御回路に対し、プログラムのレベ
ル制御回路を付加し、マイクロプログラムの実行
タイミングをそのまま割込み処理のタイミングに
も使用し、割込み受け付けの判定と、レベルの変
換および割込み処理先頭番地の読み出しを実行さ
せ、これらをマイクロプログラムそのものの処理
と並行して行なわせる方法である。ここでは、次
の様な問題が発生する。通常、実行中のマイクロ
プログラムが、他の高いレベルの割込みを受け付
けない様にするためには、マスクレジスタを設
け、本レジスタに該当ビツト（マスクビツト）を
立てるか否かによつて制御している。しかるに、
この方法では、マスクビツトのセツトおよびリセ
ツトを実行するための処理が必要となり、本来の
処理に余分の処理時間を要することになる。ま
た、さらに、複数のレベルで共通に使用するレジ
スタを制御する場合についても処理性能が低下す
るという問題が生じる。例えば、メモリアドレス
レジスタを制御する場合、低レベルのプログラム
で、上記レジスタにアドレスをセツトした後、メ
モリアクセスに入る前に、高いレベルに割込みジ
ヤンプする場合を考える。該割込み処理におい
て、メモリをアクセスする処理があつた後、元の
レベルへリターンした場合、低いレベルで、メモ
リでアクセスする処理を実行するときには、該ア
ドレスレジスタの内容が変わつており、正しいメ
モリアドレスをアクセスすることができなくな
る。従つて、上記の如く、低レベルで、メモリア
クセスする度に、マスクレジスタのマスクビツト
をセツト、リセツトする必要が生じ、このために
処理性能が大巾に低下する。
用いるための割込みレベル制御機能を有するLSI
等も開発、製品化されてきているが、これらには
以下の様な欠点がある。これらの割込み処理の方
法は、まず、現在実行中のプログラムに対し、高
いレベルの割込みが発生し、割込みが受け付けら
れると、実行中のプログラムを中断して、割込み
要因の読み出しと判定を行なう。次に、該当する
処理の先頭番地をジヤンプすべきマイクロプログ
ラムの実行番地とし、該割込み処理に入るという
ものである。本方式では、１回の割込みが発生す
る度に、割込み要因の判定とジヤンプ先の決定を
行なうため、プログラム処理にして２ステツプに
相当する処理時間を要し、前述の１レベル処理の
場合と同様に、処理性能が低いという問題があ
る。上記の問題を解決する方法としては、以下の
方法が考えられる。即ち、従来のマイクロプログ
ラムアドレス制御回路に対し、プログラムのレベ
ル制御回路を付加し、マイクロプログラムの実行
タイミングをそのまま割込み処理のタイミングに
も使用し、割込み受け付けの判定と、レベルの変
換および割込み処理先頭番地の読み出しを実行さ
せ、これらをマイクロプログラムそのものの処理
と並行して行なわせる方法である。ここでは、次
の様な問題が発生する。通常、実行中のマイクロ
プログラムが、他の高いレベルの割込みを受け付
けない様にするためには、マスクレジスタを設
け、本レジスタに該当ビツト（マスクビツト）を
立てるか否かによつて制御している。しかるに、
この方法では、マスクビツトのセツトおよびリセ
ツトを実行するための処理が必要となり、本来の
処理に余分の処理時間を要することになる。ま
た、さらに、複数のレベルで共通に使用するレジ
スタを制御する場合についても処理性能が低下す
るという問題が生じる。例えば、メモリアドレス
レジスタを制御する場合、低レベルのプログラム
で、上記レジスタにアドレスをセツトした後、メ
モリアクセスに入る前に、高いレベルに割込みジ
ヤンプする場合を考える。該割込み処理におい
て、メモリをアクセスする処理があつた後、元の
レベルへリターンした場合、低いレベルで、メモ
リでアクセスする処理を実行するときには、該ア
ドレスレジスタの内容が変わつており、正しいメ
モリアドレスをアクセスすることができなくな
る。従つて、上記の如く、低レベルで、メモリア
クセスする度に、マスクレジスタのマスクビツト
をセツト、リセツトする必要が生じ、このために
処理性能が大巾に低下する。
本発明の目的は、上記した従来技術の欠点を解
消し、高速割込み処理を実現する、多重レベルの
マイクロプログラム制御方式を提供することにあ
る。
消し、高速割込み処理を実現する、多重レベルの
マイクロプログラム制御方式を提供することにあ
る。
本発明の要点は、割込み処理とプログラムの実
行とを並行に実行できる従来の割込み制御回路を
制御するマイクロプログラム制御方式において、
マイクロプログラムの１命令に、マスクビツトを
１ビツト追加し、プログラムのステツプ単位に、
独立に本ビツトの制御を可能とし、本ビツトをセ
ツトしておくことにより、該ステツプを割込み禁
止状態とすることができるようにしたことにあ
る。以下、実施例により、本発明の詳細な説明を
行なう。第１図は、本発明を適用するための従来
のマイクロプログラム制御装置の一例を示すブロ
ツク図である。マイクロプログラムメモリ
（ROM）２からは、アドレス制御部（ROMAR）
４から与えられるアドレスに従つて内容が読み出
され、プログラムレジスタ（PR）３にセツトさ
れる。PR３の出力は、コントロールバス
（CTLBUS）上に現われ、演算回路（μ−Ｐ）１
内のレジスタアドレス、データ、あるいは、命令
デコーダ（DEC）５を介して、μ−Ｐ１に与え
られる。また、CTLBUSは、本制御装置を有す
る機器を制御するための制御回路（詳細は後述す
る）に設けられている。各種フリツプフロツプや
レジスタのセツト、クリアを指定するのに用いら
れる。入力バス（INBUS）には、外部ソースレ
ジスタ（図示せず）の内容がのり、μ−Ｐ１がそ
れを用いてデータの処理を行なう。μ−Ｐ１の処
理結果は、出力バス（OUTBUS）に出力され、
外部デイステイネーシヨンレジスタ（図示せず）
に与えられる。またROMAR４は通常は内蔵する
プログラムカウンタ（図示せず）を１更新してい
るが、ジヤンプ命令などを実行する場合は、
CTLBUSあるいはOUTBUSの内容を取り込んで
使用する。
行とを並行に実行できる従来の割込み制御回路を
制御するマイクロプログラム制御方式において、
マイクロプログラムの１命令に、マスクビツトを
１ビツト追加し、プログラムのステツプ単位に、
独立に本ビツトの制御を可能とし、本ビツトをセ
ツトしておくことにより、該ステツプを割込み禁
止状態とすることができるようにしたことにあ
る。以下、実施例により、本発明の詳細な説明を
行なう。第１図は、本発明を適用するための従来
のマイクロプログラム制御装置の一例を示すブロ
ツク図である。マイクロプログラムメモリ
（ROM）２からは、アドレス制御部（ROMAR）
４から与えられるアドレスに従つて内容が読み出
され、プログラムレジスタ（PR）３にセツトさ
れる。PR３の出力は、コントロールバス
（CTLBUS）上に現われ、演算回路（μ−Ｐ）１
内のレジスタアドレス、データ、あるいは、命令
デコーダ（DEC）５を介して、μ−Ｐ１に与え
られる。また、CTLBUSは、本制御装置を有す
る機器を制御するための制御回路（詳細は後述す
る）に設けられている。各種フリツプフロツプや
レジスタのセツト、クリアを指定するのに用いら
れる。入力バス（INBUS）には、外部ソースレ
ジスタ（図示せず）の内容がのり、μ−Ｐ１がそ
れを用いてデータの処理を行なう。μ−Ｐ１の処
理結果は、出力バス（OUTBUS）に出力され、
外部デイステイネーシヨンレジスタ（図示せず）
に与えられる。またROMAR４は通常は内蔵する
プログラムカウンタ（図示せず）を１更新してい
るが、ジヤンプ命令などを実行する場合は、
CTLBUSあるいはOUTBUSの内容を取り込んで
使用する。
マイクロプログラム制御方式は、ワイヤドロジ
ツクに比べて処理性能が低いため、１ステツプの
実行と次のステツプの実行を同時に行つている。
第１図では、クロツクの先頭から、１ステツプの
実行が始まることになる。つまり、クロツクの立
上りによつて、それまで読み出されていたROM
２の内容がPR３にセツトされ、CTLBUS上に出
力され１ステツプの実行が開始する。一方、クロ
ツクの立上りによつてROMAR４はアドレスを更
新し、次のステツプの内容をROM２から読み出
し始める。本発明における割込制御回路は
ROMAR４を制御するものである。このうち、レ
ベル制御部の回路図およびそこで用いられるクロ
ツクをそれぞれ第２図、第３図に示す。
ツクに比べて処理性能が低いため、１ステツプの
実行と次のステツプの実行を同時に行つている。
第１図では、クロツクの先頭から、１ステツプの
実行が始まることになる。つまり、クロツクの立
上りによつて、それまで読み出されていたROM
２の内容がPR３にセツトされ、CTLBUS上に出
力され１ステツプの実行が開始する。一方、クロ
ツクの立上りによつてROMAR４はアドレスを更
新し、次のステツプの内容をROM２から読み出
し始める。本発明における割込制御回路は
ROMAR４を制御するものである。このうち、レ
ベル制御部の回路図およびそこで用いられるクロ
ツクをそれぞれ第２図、第３図に示す。
外部からの各種の割込み要求は、割込レジスタ
（INTLATCH）６に入つており、本レジスタ６
はＴ端子に入力されるクロツクTP２でトリガさ
れている。ここで、或る割込みが発生すると、ク
ロツクTP２の立上りで、レジスタ６の出力が、
プライオリテイエンコーダ（PE）７に与えられ
る。PE７の出力は、線７Ａを介して割込み専用
のジヤンプアドレスレジスタ（図示せず）に与え
られ、さらにCTLBUSを介してROMAR４へ送
られ、その出力の決定に用いられる。これと同時
に、このPE７の出力はレベル分割回路１５に与
えられる。この分割回路１５は、ゲートのみから
構成できるもので、種々の割込要求に対し、出力
２ビツトを共に１とするか、下ビツトのみ１とす
るかを選定するものである。一方、それまで実行
されていたプログラムレベルはレベルレジスタ
（LEVEL REG）１０の下２ビツトに示されてお
り、比較器（COMP）８により、割込み要求が受
け付けられるか否かの判定が行われる。この
COMP８は分割回路１５の出力がLEVEL REG
１０の出力より大きいときには“１”、小さい時
には“０”を出力する。例えば、現在実行してい
たプログラムレベルを（０，０）とし、割込み要
求のレベルを（０，１）とすると、COMP８の出
力が“１”となり割込み要求が受け付けられるこ
とを示し、この出力によりクロツクTP１の次の
立上りで、フリツプフロツプ（Ｆ／Ｆ）１１がセ
ツトされ、ゲート１３，１４によりクロツクTP
３の立上りでLEVEL REG１０がトリガされ
る。一方、４ビツトセレクタ（SEL）９は、選信
信号（Ｓ）入力が“０”の場合はＡ側入力を出力
し、“１”の場合はＢ側入力を出力するが、上の
例では、Ｆ／Ｆ１１がセツトされているためＳ入
力は“１”であり、LEVEL REG１０の下ビツ
トを上２ビツトに分割回路１５から与えられる割
込み要求のレベルを下２ビツトとして、LEVEL
REG１０の入力に与えることになる。従つて、
前記クロツクTP３の入力後LEVEL REG１０の
出力は、上２ビツトが（０，０）下２ビツトが
（０，１）となり、実行レベルは（０，０）から
（０，１）へ移つたことになる。この後、クロツ
クTP１の立上り時には、COMP８の出力は
“０”を示しているので、Ｆ／Ｆ１１はリセツト
される。一方、ROMAR４についてはＦ／Ｆ１１
がセツトされている時に、ROMAR４の出力とし
て、ジヤンプアドレスレジスタの内容を選ぶよう
に制御すれば、割込先へジヤンプさせることがで
きる（このため回路は図示せず）。
（INTLATCH）６に入つており、本レジスタ６
はＴ端子に入力されるクロツクTP２でトリガさ
れている。ここで、或る割込みが発生すると、ク
ロツクTP２の立上りで、レジスタ６の出力が、
プライオリテイエンコーダ（PE）７に与えられ
る。PE７の出力は、線７Ａを介して割込み専用
のジヤンプアドレスレジスタ（図示せず）に与え
られ、さらにCTLBUSを介してROMAR４へ送
られ、その出力の決定に用いられる。これと同時
に、このPE７の出力はレベル分割回路１５に与
えられる。この分割回路１５は、ゲートのみから
構成できるもので、種々の割込要求に対し、出力
２ビツトを共に１とするか、下ビツトのみ１とす
るかを選定するものである。一方、それまで実行
されていたプログラムレベルはレベルレジスタ
（LEVEL REG）１０の下２ビツトに示されてお
り、比較器（COMP）８により、割込み要求が受
け付けられるか否かの判定が行われる。この
COMP８は分割回路１５の出力がLEVEL REG
１０の出力より大きいときには“１”、小さい時
には“０”を出力する。例えば、現在実行してい
たプログラムレベルを（０，０）とし、割込み要
求のレベルを（０，１）とすると、COMP８の出
力が“１”となり割込み要求が受け付けられるこ
とを示し、この出力によりクロツクTP１の次の
立上りで、フリツプフロツプ（Ｆ／Ｆ）１１がセ
ツトされ、ゲート１３，１４によりクロツクTP
３の立上りでLEVEL REG１０がトリガされ
る。一方、４ビツトセレクタ（SEL）９は、選信
信号（Ｓ）入力が“０”の場合はＡ側入力を出力
し、“１”の場合はＢ側入力を出力するが、上の
例では、Ｆ／Ｆ１１がセツトされているためＳ入
力は“１”であり、LEVEL REG１０の下ビツ
トを上２ビツトに分割回路１５から与えられる割
込み要求のレベルを下２ビツトとして、LEVEL
REG１０の入力に与えることになる。従つて、
前記クロツクTP３の入力後LEVEL REG１０の
出力は、上２ビツトが（０，０）下２ビツトが
（０，１）となり、実行レベルは（０，０）から
（０，１）へ移つたことになる。この後、クロツ
クTP１の立上り時には、COMP８の出力は
“０”を示しているので、Ｆ／Ｆ１１はリセツト
される。一方、ROMAR４についてはＦ／Ｆ１１
がセツトされている時に、ROMAR４の出力とし
て、ジヤンプアドレスレジスタの内容を選ぶよう
に制御すれば、割込先へジヤンプさせることがで
きる（このため回路は図示せず）。
次に割込処理のマイクロプログラムで、リター
ン命令が発行されるとCTLBUSを介してこのリ
ターン命令がゲート１３に入力され、ゲート１４
を介して前と同様LEVEL REG１０にトリが入
力される。一方、この場合はＦ／Ｆ１１はクロツ
クTP１によりクリアされているため、Ｓ入力は
“０”であり、SEL９はＡ側入力、すなわち上２
ビツトは（０，０）、下２ビツトは前に退避して
いたレベル（０，０）を選んで、LEVEL REG
１０の入力へ与える。従つて、RETURN命令が
発行されると、LEVEL１０の出力は全て０とな
り、プログラムレベルは（０，０）に戻ることに
なる。レベル（０，１）の実行中にレベル（１，
１）が割込んだ場も全く同様の動作を行なうその
タイムチヤートを第３図に示す。第３図ａは割込
み処理の受付時、第３図ｂはリターン命令の処理
時のタイムチヤートを示す。第４図は、本発明に
よる割込みマスクビツトをマイクロプログラム内
に追加した割込み制御回路を示す。この図におい
て、第２図と同一の数字又は記号の要素は第２図
と同じ要素をさす。本回路は、第２図の回路の
LOMP８を３ビツト構造の比較器（COMP）８′
とし、割込み要因側の最上位ビツトを常に“０”
とし、反対側の最上位ビツトにCTLBUSを介し
て入力されるマスクビツトフイールド出力を入力
する。このマスクビツトフイールドは各マイクロ
プログラムに設けられており、そのマイクロプロ
グラムが第２図で示した回路によりPR３に読出
されることに、CTLBUSを介して入力される。
比較器８′はLEVEL REG１０側の入力が分割回
路１５側の入力より小のときには“１”を、そう
でないときには“０”を出力する。この回路によ
れば、割込みが発生し、割込レジスタ６にセツト
されても、その時のマイクロプログラムのマスク
ビツトフイールド内にマスクビツトが立つていれ
ば、比較器８′の出力が出ないため、第３図に示
した、割込み処理が動作せず、次の命令で、マス
クビツトが落ちるまで割込みが待たされることに
なる。これにより、割込みのマスク制御が、マイ
クロプログラムの１ステツプ毎に独立に可能とな
り、処理性能を大巾に向上させることができる。
ン命令が発行されるとCTLBUSを介してこのリ
ターン命令がゲート１３に入力され、ゲート１４
を介して前と同様LEVEL REG１０にトリが入
力される。一方、この場合はＦ／Ｆ１１はクロツ
クTP１によりクリアされているため、Ｓ入力は
“０”であり、SEL９はＡ側入力、すなわち上２
ビツトは（０，０）、下２ビツトは前に退避して
いたレベル（０，０）を選んで、LEVEL REG
１０の入力へ与える。従つて、RETURN命令が
発行されると、LEVEL１０の出力は全て０とな
り、プログラムレベルは（０，０）に戻ることに
なる。レベル（０，１）の実行中にレベル（１，
１）が割込んだ場も全く同様の動作を行なうその
タイムチヤートを第３図に示す。第３図ａは割込
み処理の受付時、第３図ｂはリターン命令の処理
時のタイムチヤートを示す。第４図は、本発明に
よる割込みマスクビツトをマイクロプログラム内
に追加した割込み制御回路を示す。この図におい
て、第２図と同一の数字又は記号の要素は第２図
と同じ要素をさす。本回路は、第２図の回路の
LOMP８を３ビツト構造の比較器（COMP）８′
とし、割込み要因側の最上位ビツトを常に“０”
とし、反対側の最上位ビツトにCTLBUSを介し
て入力されるマスクビツトフイールド出力を入力
する。このマスクビツトフイールドは各マイクロ
プログラムに設けられており、そのマイクロプロ
グラムが第２図で示した回路によりPR３に読出
されることに、CTLBUSを介して入力される。
比較器８′はLEVEL REG１０側の入力が分割回
路１５側の入力より小のときには“１”を、そう
でないときには“０”を出力する。この回路によ
れば、割込みが発生し、割込レジスタ６にセツト
されても、その時のマイクロプログラムのマスク
ビツトフイールド内にマスクビツトが立つていれ
ば、比較器８′の出力が出ないため、第３図に示
した、割込み処理が動作せず、次の命令で、マス
クビツトが落ちるまで割込みが待たされることに
なる。これにより、割込みのマスク制御が、マイ
クロプログラムの１ステツプ毎に独立に可能とな
り、処理性能を大巾に向上させることができる。
本発明により、割込み処理と、プログラムの実
行が並行して行なえることに加え、割込み禁止の
指定を、新たに処理時間を費やすことなく、簡単
な回路によつて実現できた。
行が並行して行なえることに加え、割込み禁止の
指定を、新たに処理時間を費やすことなく、簡単
な回路によつて実現できた。
第１図は本発明を適用するマイクロプログラム
制御装置の構成図、第２図は本発明を適用するた
めの従来の割込み制御回路図、第３図は第２図の
回路についてのプログラムレベルの遷移を示すタ
イムチヤート、第４図は本発明による割込み制御
回路図である。 １……演算回路、２……マイクロプログラムメ
モリ、３……プログラムレジスタ、４……アドレ
ス制御部、５……命令デコーダ、６……割込みレ
ジスタ、８……比較器、８′……比較器。
制御装置の構成図、第２図は本発明を適用するた
めの従来の割込み制御回路図、第３図は第２図の
回路についてのプログラムレベルの遷移を示すタ
イムチヤート、第４図は本発明による割込み制御
回路図である。 １……演算回路、２……マイクロプログラムメ
モリ、３……プログラムレジスタ、４……アドレ
ス制御部、５……命令デコーダ、６……割込みレ
ジスタ、８……比較器、８′……比較器。
Claims (1)
- １ マイクロプログラムを記憶するプログラムメ
モリと、該メモリの読出し番地を制御するアドレ
ス制御手段と、実行する１ステツプ命令をラツチ
するレジスタと、プログラムの内容に応じた種々
の演算を行なう演算回路と、実行中のプログラム
のレベルを記憶する手段と、入力された割込み要
求のレベルを記憶手段と、上記２つの記憶手段の
出力を比較し、割込み要求の実行を制御する割込
み制御手段と、これらを制御するクロツク生成回
路とから成るマイクロプログラム制御回路におい
て、割込みを全て禁止するマスクビツトを記憶す
るフイールドを各１ステツプ命令内に設け、上記
レジスタに読出された１ステツプ命令内の上記マ
スクビツト記憶フイールドを上記割込み制御手段
に入力する手段を設け、かつ上記割込み制御手段
を、上記入力されたマスクビツト記憶フイールド
内に、割込みを禁止するマスクビツトが記憶され
ているときには、入力された割込みの実行を禁止
する信号を出力するごとく構成したことを特徴と
するマイクロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3111479A JPS55124846A (en) | 1979-03-19 | 1979-03-19 | Microprogram control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3111479A JPS55124846A (en) | 1979-03-19 | 1979-03-19 | Microprogram control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55124846A JPS55124846A (en) | 1980-09-26 |
| JPS6218937B2 true JPS6218937B2 (ja) | 1987-04-25 |
Family
ID=12322366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3111479A Granted JPS55124846A (en) | 1979-03-19 | 1979-03-19 | Microprogram control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55124846A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63116942U (ja) * | 1987-01-19 | 1988-07-28 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999553A (ja) * | 1982-11-29 | 1984-06-08 | Nec Corp | 割込制御方式 |
-
1979
- 1979-03-19 JP JP3111479A patent/JPS55124846A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63116942U (ja) * | 1987-01-19 | 1988-07-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55124846A (en) | 1980-09-26 |
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