JPS62197782A - 高計数率高分解能前置増幅器 - Google Patents

高計数率高分解能前置増幅器

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JPS62197782A
JPS62197782A JP3946486A JP3946486A JPS62197782A JP S62197782 A JPS62197782 A JP S62197782A JP 3946486 A JP3946486 A JP 3946486A JP 3946486 A JP3946486 A JP 3946486A JP S62197782 A JPS62197782 A JP S62197782A
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gate
fet
voltage
charge
vout
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Masahiko Kuwata
桑田 正彦
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Jeol Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は放射線検出器の前置増幅器として用いられる高
計数率高分解能前置増幅器に関し、更に詳しくは、デュ
アルゲートFETを用いてFETゲート電荷による不具
合に改善を施した高計数率高分解能前置増幅器に関する
[従来の技術] 低エネルギーγ線やX線等の放射線の半導体検出器の前
置増IIA器としてはFET入力の電荷増幅器が一般的
である。FETは入力抵抗が極めて高<100GΩにも
達する。従って放射線検出器の入力回路に使用したとき
ゲートに電荷が蓄積されるのでこの電荷を放電させる必
要がある。その方法は歴程か実用化されており、例を示
すと次の通りである。
(1) 抵抗帰還型 第3図(イ)に示す方式である。
1は放射線検出器、2はFET、3はアンプ、4は帰還
容M(以下Cfという)、5は帰還抵抗器Rfである。
放射線入力に対し放射線検出器1が電荷を故出し、FE
T2のゲートに入る。これによりドレイン−ソース間電
流idsが変化し、その信号はアンプ3を経て出力■O
utを次段に送る。この回路では抵抗器5をCf4に並
列に接続しであるので、FETのグ−ト電荷を放電させ
ることは出来るが抵抗器5を接続することは雑音を生ず
る原因となる。抵抗値を高抵抗にすれば雑音は減少する
が、抵抗値が大きいとCf [の放電回路の時定数が大
きくなって速かな放電をしなくなるので計数率特性に限
度がある。逆に計数率特性を同じにした場合、後述する
光パルス帰遠方式と比較すると分解能は数10eV悪い
(2) 連続光帰還方式 第3図(ロ)に示す。
Voutの直流レベルを増幅器6で検出し、Voutに
比例した足の光をLED7より発生させて、FET2に
照射し、ゲートに蓄積された電荷を放電させる。これは
光照射により常時リーク電流が流れるので雑音を生ずる
。そのため、この方式も光パルス帰還方式に比べ数10
eV分解能が悪い。
上記の方法は何れも欠陥があるので考案されたのが、光
パルス帰還方式である。第4図(イ)に示す。図におい
て放射線検出器1にxmが入射するとQ−(IE/ε(
c)の電荷が生ずる〔q:単位電荷、ε:電子正孔対を
作るのに必要なエネルギー、E:X線のエネルギー〕。
これがFET2゜Cf4.アンプ3によって構成される
電荷型前室増幅器により出力youtとなる。vout
は次の式%式% (Aoは電圧増幅度、Ctは入力浮遊容量9の静電容量
) ここでCf >>Ct /Aoとなるよう△0及び(j
を選択するのでVout−Q/Cfとなる。この信号電
荷(X線入射による)及びリーク電流によってFET2
のゲート電位が下るとVoutはX線パルスの度に電位
が上って第2図(1)(イ)のような波形となりVou
tは段々上昇する。このまま放置するとvoutはつい
に電源電圧により制限され動作不能となるため、Vou
tが上部閾値■tHに達したとき、ウィンドコンパレー
タ8が働いてLED7を発光させ、FET2はLED7
の光を受けてゲートに蓄積した電荷をソースに逃がす。
ゲートの電荷が減少すると急速にVOutが下がる。v
□+dが下部閾値VtLに達したときウィンドコンパレ
ータ8はこれを検出してしE[)7の発光を停止し、再
び充電サイクルに入る。この方式はLED7の光が入っ
ている時は雑音を生じるがその時は計測を止めればよい
。この方式の分解能は5.9Ke Vにおいて140〜
150e■である。その他にドレインパルス帰還方式が
ある。
これは第4図(ロ)に示す通りで第3図、第4図(イ)
と同じ部分には同じ符号が付しである。20はリレー、
21は抵抗器である。FETはドレイン電圧■dの上昇
によって急激にゲートリーク電流1gが増加するのでそ
の特性を利用したものである。即らVoutの上界に伴
ってコンパレータ8が動作しリレー20を働かせ抵抗器
21を短絡する。そのためトレイン電圧は急上昇しrg
が増加してゲート電荷を放電する。
[発明が解決しようとする問題点] 前記の光パルス帰還方式においてLED7の光がFET
2を照射し、FETゲートに蓄積された電荷を放電させ
るのに要する時間は数μsecであるのに対し、ゲート
電荷のti!i電に伴う急激な電圧変化は、放(ト)線
計測系の増幅度が極めて大きいため、後段に大きな擾乱
を与え、それが定常状態に回復するまでに100pSe
C〜1111SeCの時間を要する。そこで、第2図(
1) (ハ)に示すような測定を禁止するための信号を
発生させ、誤信号の検出を防いでいる。この擾乱はX線
が弱いときは問題にならない。それは弱い入力に対して
はVOutのベースラインの立上りが遅いため、LED
3が放電するに至る時間が良く、上記のデッドタイムが
計測時間に比し十分に短かくなるからである。併し電子
顕微鏡において強い電子ビームを照射して短かい時間で
所望のX線を放出させ作業時間を短かくする必要があり
、電子ビームを強くすると、Vout−Q/CfでX線
のエネルギーが大きくなるためVOutのベースライン
の立上りは甲く、従って頻繁なリセットが必要となり、
擾乱時間の割合は相対的に非常に大きくなる。ドレイン
パルス帰還方式の場合も同様である。結局高計数率計測
の限界はこの長い系の擾乱が回復するまでのデッドタイ
ムによって決まる。
本発明は上記の問題点に罵みてなされたもので、その目
的は、ゲート電荷の放電回数を減少させて測定効率を上
昇させることである。
[問題点を解決するための手段] 前記の@照点を解決するための本発明は、放射線の入射
による半導体放射線検出器の出力電荷をFETのゲート
に受けて出力電圧を次段に送る放射線検出回路にして、
コンパレータが設定された閾値により判断してリセット
回路を駆動し、前記FETのゲート電荷を放電させる高
分解能前冒増幅器において、前記FETをデュアルゲー
トFETとすると共に、前記増幅器出力のうち信号周波
数帯域より低い周波数成分を選択的に前記デュアルゲー
トFETの第2ゲートに負帰還させるための回路を備え
ることを特徴とするものである。
[作用] 放射線入射による放射線検出器の出力電荷がデュアルゲ
ートFETの第1ゲートに加えられて生ずる出力電圧v
outの低周波成分を抽出して前記FETの第2ゲート
に負帰還を掛け、voutのベースラインを安定化させ
る。
[実施例コ 以下に本発明の実施例について説明する。第1図は本発
明の一実施例の回路図である。第3図ど同じ部分には同
じ符号を付しである。10はデュアルゲートFETであ
る。FETのゲー1へは模式的に第5図に示すように、
両者が@続されているがこれを切離して異なった電圧を
掛けることが出来るようになっている。11はローパス
フィルター (LPF)で12はアンプである。X線が
放射線検出器1に入ると電荷を放出しFET10の第1
ゲート10aに負電位を与える。帰還のない従来におい
ては、このためidsが減り第3図で説明したようにy
outの電位の上昇になる。本実施例においては、この
v outの出力をLPFllを経てアンプ12を通し
てFETl0の第2ゲート1obに印加する。LPFl
 1を通しているため信号のパルス成分は阻止されて低
周波成分特に直流分がFETの第2ゲート10bに加わ
る。第5図において(イ)はXa入射の無い時で、第1
.第2ゲート電圧を各々Val、 Vg2とすると、帰
還がない従来においては、X線が入射すると第5図(ロ
)のように第1ゲート10aの電圧がV(71−△V(
11となって空間電荷層の幅が大きくなり、チャンネル
幅が狭くなってidsが減少するが、本実施例の回路で
はLPFllを通して直流電圧の負帰還を掛けているた
め、第2ゲート10bの電圧がvg2+八Vgへとなっ
て空間電荷層の幅が小さくなり、図で明らかなようにチ
ャンネル幅はX線の入射のないときと同じになるように
帰還がかけられるため、idsの低周波成分には変化は
ない。従ってX線が入射してもvoutのベースライン
の変動が現われずyoutの飽和は起らない。併しFE
T10の第1ゲート10aの負電荷の蓄積は進み、それ
に比例して第2ゲート10bの電圧は上昇して閾値に達
するとコンパレータ8が動作して[ED7は発光し、F
ET10の第1ゲート10aの電荷を11i電する。こ
の放電によって前述の擾乱は依然として生ずるが、その
回数は減少している。
叩ら第4図の従来のパルス光帰還回路ではvout =
Q/ (Cf +Ct /Ao )によって示されるよ
うに、AOが充分大ぎくないとCtが無視できなくなり
、SN比の低下やリニアリティーの劣化となる。そのた
め、3m常アンプの裸ゲインAoは105以上に設計さ
れる。しかしながら、このゲインが大きいため、FET
ゲート電位の微少変化に対して、youtが大ぎく変化
する。これはアンプのダイナミックレンジが入力で制限
されるのでなく、出力即ちyoutがアンプの電源電圧
によって制限されることを意味する。
従って、前述したように従来においては、出力が飽和す
る以前にコンパレータを働かせて、リセットを行ってい
た。
今、増幅器の電圧ゲインAoを105とし、従来の増幅
器においては、上下の閾値の差を1vとすると、この時
ゲート電位の変化ΔVりsは10″SVでしかない。本
実施例において、抵抗18の値を10にΩ、@点の電位
が20Vと16Vにコンパレータの同値を設定する。F
ET2の相互コンダクタンスgmを4[J  、FET
2のドレインソース間電圧Vdsを5Vとすると、FE
Tにおいては、ΔVOs −(1/am)Δids で表わされる。そこで、この実施例の場合ΔVgsの値
は以下のようになる。
ΔVos−(1/ (4xl O°3))×[((20
−5)/104 )− ((16−5)/104 )] =0.1  (Volt ) 以上の結果より、同一信号が入力したとき、この実施例
の増幅器のリセット回数は従来のものに比して1万分の
1となる。
このように、出力は一定レベルに安定化されるため、従
来VOutによって制限されていたものが、原理的には
FETがカットオフとなるまで、使用可能となり、本発
明の増幅器においてはリセット回数を著しく減少できる
第2図に従来のパルス光帰還方式の回路と本発明の回路
の各部波形を比較する。第2図(1)は従来の方式の波
形で、(2)は本発明の波形である。VOutが(1)
では信号のステップ電圧に検出器よりのリーク電流に基
づく電圧が加わり、Voutは鋸歯状となっている。そ
して、voutが下部同値VtHに達するとコンパレー
タ8をオンにして下部同値までベースラインを下降させ
る。一方、(2)では信号によるステップパルスは帰還
回路の時定数による減衰波形となるが、ベースラインは
略一定に保たれる。又、コンパレータ出力は(1)では
FETのゲート電荷の蓄積が少ないためその出力波形の
幅は狭いが、本発明のものではゲート電荷の蓄積が大き
いためそのパルス幅が広い。併しこれは擾乱時間に比べ
て問題にはならず、放電回数が少ないので測定禁止時間
の全測定時間に占める割合が小さくなるため、測定効率
を向上できる。
ここには光パルス帰還方式を例として挙げたがリセット
方式には特に関係はなくドレインパルス帰還方式でも差
支えない。又負帰還の回路要素はLPFに限らず、DC
サーボ等の能動回路を用いてもよく、同様の効果をもた
らすものであればこの例に限るものではない。
[発明の効果] 前述のように本発明によれば、従来の最も分解能が良い
とされているパルス光帰還方式に比し、光照射によるゲ
ート電荷放電の回数が非常に減ったため、擾乱による計
測中止の回数が減って計測効率が著しく上昇した。
【図面の簡単な説明】
第1図は本発明の実施例の回路図、第2図は従来の回路
の各部波形と本発明の実施例の各部波形図、第3図は従
来の回路図で、(イ)は抵抗帰還型、(ロ)は連続光帰
還方式、第4図(イ)は従来の光パルス帰還方式、(ロ
)はドレインパルス帰還方式の回路図、第5図はFET
の模式図である。 1・・・放射線検出器  2・・・FET3・・・アン
プ     4・・・帰還容は5・・・抵抗器    
 6・・・アンプ7・・・LED      8・・・
コンパレータ9・・・入力浮遊容徂 10・・・デュアルゲートFET 11・・・LPF     12・・・アンプ特許出願
人  日本電子株式会社 代 理 人 弁理士  井島藤冶 外1名 第 1 図 1;放射論検出器 3]2;アンプ 7;LED 81コンパレータ 10;FET 角等2 図 (1)従来のパルスB遣方式 (ロ)コンパレータ出力     −目−IL−ロー(
2)本発明のパルス帰還方式 %式% 第 (イ) l。 4図 (ロ) ];放刺總検出器 1FET 3Iアンプ 4iSIl還容量 1LED 8−コンパレータ 9;入カニ判止き! に;リレー 2];抵抗器 第1 (す 5 図 (ロ) ]O;デュアルゲートFET 10ar第1ゲート 10bi第2ゲート

Claims (1)

    【特許請求の範囲】
  1. 放射線の入射による半導体放射線検出器の出力電荷をF
    ETのゲートに受けて出力電圧を次段に送る放射線検出
    回路にして、コンパレータが設定された閾値により判断
    してリセット回路を駆動し、前記FETのゲート電荷を
    放電させる高分解能前置増幅器において、前記FETを
    デュアルゲートFETとすると共に、前記増幅器出力の
    うち信号周波数帯域より低い周波数成分を選択的に前記
    デュアルゲートFETの第2ゲートに負帰還させるため
    の回路を備えることを特徴とする高計数率高分解能前置
    増幅器。
JP3946486A 1986-02-25 1986-02-25 高計数率高分解能前置増幅器 Granted JPS62197782A (ja)

Priority Applications (1)

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JP3946486A JPS62197782A (ja) 1986-02-25 1986-02-25 高計数率高分解能前置増幅器

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JPH0575275B2 JPH0575275B2 (ja) 1993-10-20

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ID=12553771

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10221458A (ja) * 1997-02-05 1998-08-21 Jeol Ltd Ad変換回路

Cited By (1)

* Cited by examiner, † Cited by third party
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JPH10221458A (ja) * 1997-02-05 1998-08-21 Jeol Ltd Ad変換回路

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