JPS62200936A

JPS62200936A - Ｐｃｍドロツプ・インサ−トｍｕｘユニツト

Info

Publication number: JPS62200936A
Application number: JP4373086A
Authority: JP
Inventors: Eiji Yoshida; 英二吉田; Tomihisa Takasugi; 高杉　富久
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-02-28
Filing date: 1986-02-28
Publication date: 1987-09-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕ＰＣＭ多重化システムにおいテ１例えば８ＭＨ２と３４
ＭＨ２との間の多重化・復号化を行うＭ２Ｓ（ｒ’ｑ変
換）ＭＵＸブロック、および例えば２ＭＨ２と８ＭＨ２
との間の多重化・復号化を行うＭ１２（ｐ−ｑ変換）Ｍ
ＵＸブロックを用いて、単一のドロップ・インサートＭ
ＵＸユニットを構成したことが開示されている。

〔産業上の利用分野〕

本発明は、ＰＣＭドロップ・インサートＭＵＸユニット
、特に例えば８ＭＨ２と３４ＭＨ２との間の多重化・復
号化を行うＭ２３ＭＵＸブロック、例えば２ＭＨ２と８
ＭＨ２との間の多重化・復号化を行うＭ１２Ｍ　Ｕ　Ｘ
ブロック、およびスイッチ回路網を、単一のユニットに
構成したＰＣＭドロップ・インサー）ＭＵＸユニットに
関する。

〔従来の技術〕

従来から第３図図示の如＜、　　（ｉ）２ＭＨｚの信号
をＭ１２　（２ＭＨｚ　　・８ＭＨ２間変換）ＭＵＸユ
ニット１−０ないし１−３によって８ＭＨ２の信号に多
重化し、（ｉｉ）得られた８　Ｍ　Ｈｚの信号をＭ２３
（８ＭＨ２・３４ＭＨ２間変換）ＭＵＸユニット２によ
って３４ＭＨ２の信号に多重化し＋（ｉｉｉ）回線３を
介して伝送し、　　（ｉｖ）Ｍ２３ＭＵＸユニット４に
よって８　Ｍ　Ｈｚの信号に復号し、　（Ｖ）Ｍ１２Ｍ
　Ｕ　Ｘユニット５−０ないし５−３によって２　Ｍ　
Ｈｚの信号に復号するシステムが知られている。

このようなシステムを構成する場合、従来、第４図（Ａ
）に示す如きＭ１２Ｍ　Ｕ　Ｘユニ７）と、第４図（Ｂ
）に示す如きＭ２３ＭＵＸユニットとを組合わせ使用す
るようにされていた。なお、第４図において、符号６は
Ｍ１２Ｍ　Ｕ　Ｘユニット用架であって、当該架６上に
、２組のブロックを１つのユニットにしたＭ１２Ｍ　Ｕ
　Ｘユニットｌが４ユニツト載置されている。また符号
７はＭ２３ＭＵＸユニット用架であって、当該架７上に
、１組のブロックを１つのユニットにしたＭ２３ＭＵＸ
ユニット２（又は３）が４ユニツト載置されている。

各Ｍ１２ＭＵＸブロックやＭ２３ＭＵＸブロックはブロ
ックからみた外側の回路に対してＡＭＩ信号のインタフ
ェースをもち、ブロック内ではＮＲＺ信号で処理が行わ
れるように構成されている。したがって、第３図の例で
言えば、Ｍ１２ＭＵＸユニット１−０において、２ＭＨ
ｚ　　（ＡＭＩ）が２ＭＨ２（ＮＲＺ）に変換されて、
２Ｍ・８Ｍ変換が行われ、８ＭＨ２（ＮＲＺ）が８ＭＨ
ｚ　　（ＡＭＩ）に変換されて、Ｍ２３ＭＵＸユニット
２に導かれる。またＭ２３ＭＵＸユニット２において、
８ＭＨｚ（ＡＭＩ）が８ＭＨｚ　　（ＮＲＺ）に変換さ
れて。

８Ｍ・３４Ｍ変換が行われ、３４ＭＨｚ　　（ＮＲＺ）
が３４ＭＨｚ　　（ＡＭ　Ｉ　）に変換されて２回線３
に出力される形となる。

上記第４図図示の如き構成の架を利用して、第５図（Ｂ
）図示の如きドロップ・インサート（以下簡単のために
Ｄ／Ｉと略す）・システムを構成しようとする場合、第
５図（Ａ）図示の如り、２つの架を用いて、スイッチ回
路網（ＳＷ）にて接続する構成がとられる。

〔発明が解決しようとする問題点〕

上記第５図図示の構成の場合、架間にまたがる構成であ
るために９次の如き問題が生じる。即ち。

Ｍ２３Ｍ　Ｕ　Ｘブロックとスイッチ回路網とＭ２３Ｍ
ＵＸブロックとの間の伝送ルートで言えば、　（ｉ）第
１のＭ２３ＭＵＸブロックにおいて、３４ＭＨ２（ＡＭ
Ｉ）−３４ＭＨ２（ＮＲＺ）変換を行い、３４ＭＨｚ　
　（ＮＲＺ）　−８ＭＨｚ　　（ＮＲＺ）変換を行い。

８　Ｍ　Ｈｚ　　（Ｎ　ＲＺ　）　−８Ｍ　Ｈｚ　　（
Ａ　Ｍ　Ｉ　）変換を行い、（ｉｉ）スイッチ回路網（
ＳＷ）を介して。

（ｉｉｉ　）第２のＭ２３Ｍ　Ｕ　Ｘブロックにおいて
、　　８ＭＨ２（ＡＭＩ）−８ＭＨ２（ＮＲＺ）変換を
行い。

８　Ｍ　Ｈｚ　　（Ｎ　ＲＺ　）→３４ＭＨｚ　　（Ｎ
ＲＺ）変換を行い、３４ＭＨｚ　　（ＮＲＺ）→３４Ｍ
Ｈｚ　　（ＡＭＩ）変換を行う必要がある。即ち１本来
ならば、上記の例で言えば、８ＭＨｚ　　（ＮＲＺ）　
−８ＭＨｚ　　（ＡＭＩ）変換と、８ＭＨｚ　　（ＡＭ
Ｉ）−８ＭＨ２（ＮＲＺ）変換とを省略できるにも拘わ
らず、上記架間を接続するために、省略できない。

この点を解決するために、第６図（Ａ）ＣＢ）に示す如
く、単一の架上に２個のＭ２３ＭＵＸブロックと４個の
Ｍ１２Ｍ　Ｕ　Ｘブロックとを載置することが考慮され
ないわけではない。しかし、この構成の場合°において
も、１つの架全体を占有する形となることや、上記２つ
の変換が省略できることのみである。このために、第６
図図示の如き形のＤ／Ｉ　　ＭＵＸユニットは実在して
いない。

〔問題点を解決するための手段〕

本発明は上記の点を解決しτおり、第１図は本発明の原
理構成図を示す。

第１図において、８は本発明に用いられる架を示し９１
４は本発明にいうＤ／Ｉ　　ＭＵＸユニットを表してい
る。

ユニット１４は、第１図（Ｃ）図示の如く、４つのＭ１
２ＭＵＸブロックとＤ／Ｉ　　ＭＵＸブロックとＣ０Ｎ
Ｔ部とで１つのユニットとして構成されている。そして
１回路ブロック図で表現すると。

第１図（Ｂ）図示の如き構成となっている。第１図（Ｂ
）即ち第１図（Ｃ）図示のユニット１４が。

第１図（Ａ）図示の架８上には４個分搭載可能である。

〔作用〕

第１図（Ｂ）図示の如く１つのユニット１４を構成する
に当たって、　（ｉ）第１図（Ｂ）図示右側のＭ２３Ｍ
ＵＸブロックにおいて、スイッチ回路網（ＳＷ）側の端
での８　Ｍ　Ｈ２（Ｎ　ＲＺ　）　＝　８　Ｍ　Ｈｚ（
ＡＭＩ）変換が省略され、（ｉｉ）第１図（Ｂ）図示右
側のＭ２３ＭＵＸブロックにおいて、スタック・ビット
を有する信号を同期化するためのＰＬＬ回路が省略され
、　　（ｉｉｉ）第１図（Ｂ）図示左側のＭ２３ＭＵＸ
ブロックにおいて、スイッチ回路網（ＳＷ）側の端での
８　Ｍ　Ｈｚ　　（Ｎ　ＲＺ　）　＝　８　Ｍ　Ｈｚ（
ＡＭＩ）変換が省略され、　　（ｉｖ）第１図（Ｂ）図
示左側のＭ２３ＭＵＸブロックにおいて上記と同様にＰ
ＬＬ回路が省略され、　（■）第１図（Ｂ）図示の各Ｍ
１２ＭＵＸブロックにおいて、スイッチ回路′Ｍ４（Ｓ
Ｗ）側の端での８　Ｍ　Ｈｚ　　（Ｎ　ＲＺ　）　：８
　Ｍ　Ｈｚ　　（Ａ　Ｍ　Ｉ　）変換が省略されている
。

そして、スイッチ回路網（ＳＷ）を適宜切換えることに
よって、第１図（Ｂ）図示の例えば、左側のＭ２３ＭＵ
Ｘブロックの右端からの８ＭＨ２（ＮＲＺ）信号の１つ
を例えば図示左端のＭ１２ＭＵＸブロックにドロップし
、かつ当該Ｍ１２Ｍ　Ｕ　Ｘブロックからの８ＭＨｚ　
　（ＮＲＺ）信号をインサートして２図示右側のＭ２３
ＭＵＸブロックの右端への８ＭＨｚ　　（ＮＲＺ）に導
くことができるようにされている。

〔実施例〕

第２図は本発明のユニットの一実施例要部構成を示して
いる。図中の符号１５はＤ／Ｉ　　ＭＵＸブロックであ
って第１図図示のＤ／Ｉ　　ＭＵＸに対応するもの、１
６はＭ２３ＭＵＸブロック、１７はＭ１２ＭＵＸブロッ
ク、　１Ｂは８ＭＩＮＦブロックであって８　Ｍ　Ｈｚ
　　（Ａ　Ｍ　Ｉ　）　；＝　８　Ｍ　Ｈｚ　　（Ｎ　
ＲＺ　）変換機能をもつ８ＭＨ，インタフェース・ブロ
ックを表している。また１９はスイッチ回路網を表して
いる。

例えば図示左側のＭ２３ＭＵＸブロック１６がらのデー
タＲＤＯの＃３チャンネルを２図示下端左側のＭ１２Ｍ
　Ｕ　Ｘブロック１７に導いた上で９図示右側のＭ２３
ＭＵＸブロック１６のデータＴＤＩの＃３チャンネルに
結合する場合には、スイッチ回路網（ＳＷ）１９におけ
る図示中央のＸ印個所を切換えて、。

第２図図示太線で示すルートを用意するようにする。

なお図示のＭ２３ＭＵＸブロック１６の内部構成。

Ｍ１２Ｍ　Ｕ　Ｘブロック１７の内部構成、８ＭＩＮＦ
ブロック１８の内部構成については３本発明と直接的に
大きい関連をもたないものであるが５概説すると次の通
りである。

■Ｂ／Ｕ　　　　　バイポーラ、ユニポーラ変換。

■Ｒ，Ｌ、Ｂ、　　対向局からのループバック信号によ
り、自局の低次群側の各チャンネルにて、折返す。すなわち。

対向局からチャンネルＣＨＩに入ってきた信号をそのままチャンネルＣＨＩにて対向局へ送り返す。

■ＨＤＢ−３ＨＤＢ−３符号則により信号変換を行う。

■ＭＵＸ　　　　　４ＣＨの信号を１本に多重化する。

■ＤＭＵＸ　　　　１本の信号を４ＣＨに分離する。

■ＳＣＲある多項式を選択し、変換を行う。

■ＤＳＣＲある多項式を選択し、逆変換を行う。

■Ｌ、Ｌ、Ｂ、　　自局側スイッチ操作により、高次群
側で、折り返す。すなわち。

自局のチャンネルＣＨＩに入った信号は、自局の高次群で折り返され、チャンネルＣＨＩに帰ってくる。

■ＳＴＦ　　Ｃ０ＮＴ　　　ＰＯからの信号により。

クロックＣＬＫの歯を抜いて、受信クロックＰＣＫとして送出する。

〔発明の効果〕

以上説明した如く１本発明によれば、ドロップ・インサ
ート・システムを単一のユニットに構成しており、この
ために、　　８　Ｍ　Ｈｚ　　（Ｎ　ＲＺ）　：８ＭＨ
ｚ　　（ＡＭＩ）変換や、ＰＬＬ回路を省略することが
可能となる。そして、第２図に示す如く。

第１図に示す４個のＭ１２Ｍ　Ｕ　Ｘブロックのうちの
幾つかを８ＭＩＮＦブロックに置換することもできる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は本発明の一実施
例要部構成図、第３図はシステム構成図。第４図は第３図図示システムを構成する従来の例。第５図および第６図は本発明の前提問題を説明する説明
図を示す。図中、１４はＤ／Ｉ　　ＭＵＸユニット、１６およびＭ
２３はｒ’ｑ変換ＭＵＸブロック、１７およびＭ１２は
ｐ−ｑ変換ＭＵＸブロック、１９およびＳＷはスイッチ
回路網を表す。

Claims

【特許請求の範囲】ｐＭＨｚの信号とｑ（但しｑ＞ｐ）ＭＨｚの信号とに（
但しｒ＞ｑ）ＭＨｚの信号とが取扱われるＰＣＭ多重化
システムにおいて、外部回路に対してｐＭＨｚのＡＭＩ信号をもって接続さ
れかつ内部回路に対してｑＭＨｚのＮＲＺ信号をもって
接続されるｐ・ｑ変換ＭＵＸブロックと、外部回路に対してｒＭＨｚのＡＭＩ信号をもって接続さ
れかつ内部回路に対してｑＭＨｚのＮＲＺ信号をもって
接続されるｒ・ｑ変換ＭＵＸブロックであって、スタッ
ク・ビットを有する信号を同期化するフェーズ・ロック
ド・ループ回路を省略されてなるものをそなえ、上記ｒ・ｑ変換ＭＵＸブロックの２個を上記内部回路側
をスイッチ回路網を介して対向させると共に、当該スイ
ッチ回路網を介して、ドロップあるいはインサートを行
う。複数個の上記ｐ・ｑ変換ＭＵＸブロックが切換可能
に接続され、上記２個のｒ・ｑ変換ＭＵＸブロックと上記スイッチ回
路網と上記複数個のｐ・ｑ変換ＭＵＸブロックとが１つ
のユニットとして構成されてなることを特徴とするＰＣ
Ｍドロップ・インサートＭＵＸユニット。