JPS62201532U - - Google Patents

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JPS62201532U
JPS62201532U JP8852786U JP8852786U JPS62201532U JP S62201532 U JPS62201532 U JP S62201532U JP 8852786 U JP8852786 U JP 8852786U JP 8852786 U JP8852786 U JP 8852786U JP S62201532 U JPS62201532 U JP S62201532U
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flop
flip
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nand gate
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  • Manipulation Of Pulses (AREA)

Description

【図面の簡単な説明】
第１図は本考案の一実施例を示す回路図、第２
図は本考案の実施例の動作を説明するタイミング
チヤート、第３図は従来の入力回路の一例を示す
回路図、第４図は第３図示の従来回路の動作を説
明するためのタイミングチヤートである。 １，２，３……ＮＡＮＤゲート、４……第２フ
リツプフロツプ、５……インバータ、ＩＮ……入
力信号、……第２フリツプフロツプ４のセツト
信号（端子）、……第２のフリツプフロツプ４
のリセツト端子、Ａ……信号。

Claims (1)

    【実用新案登録請求の範囲】
  1. 第１および第２のＮＡＮＤゲートによつて第１
    のフリツプフロツプを構成し、そのセツト入力に
    接続された入力信号と前記第１のフリツプフロツ
    プの出力とを第３のＮＡＮＤゲートの入力となし
    、該第３のＮＡＮＤゲートの出力を第２のフリツ
    プフロツプのセツト入力となし、該第２のフリツ
    プフロツプの出力を前記第１のフリツプフロツプ
    のリセツト信号とする入力回路において、前記第
    １のフリツプフロツプのリセツト入力側となる第
    ２のＮＡＮＤゲートの出力端子をインバータを介
    して前記第３のＮＡＮＤゲートの入力端子に接続
    したことを特徴とする入力回路。
JP8852786U 1986-06-12 1986-06-12 Expired JPH0430815Y2 (ja)

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JP8852786U JPH0430815Y2 (ja) 1986-06-12 1986-06-12

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JP8852786U JPH0430815Y2 (ja) 1986-06-12 1986-06-12

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JPS62201532U true JPS62201532U (ja) 1987-12-22
JPH0430815Y2 JPH0430815Y2 (ja) 1992-07-24

Family

ID=30946699

Family Applications (1)

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JP8852786U Expired JPH0430815Y2 (ja) 1986-06-12 1986-06-12

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JP (1) JPH0430815Y2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995028037A1 (en) * 1994-04-08 1995-10-19 Mars Technology Institute Co., Ltd. Gate for connecting digital logic circuits

Also Published As

Publication number Publication date
JPH0430815Y2 (ja) 1992-07-24

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