JPS6220192A - スタツク制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 スタックに格納されたデータのアドレスに対応してバリ
ッドスタックを設け、該バリッドスタックにそれぞれの
データの有効、無効を記憶させ、該スタックより所定の
データを選択するようにすると共に、該バリッドスタッ
クは所定のジョブ終了後、所定のアドレス情報の指定に
より生成されたクリア信号によりクリアされ、繰り返し
使用を可能にしたものである。

〔産業上の利用分野〕

本発明はスタックを制御するスタックポインタを有する
スタック制御装置に係り、特に、バリッドスタックを設
けることにより該スタックに格納された所定のデータの
選択が行えるように形成したスタック制御装置に関する
。

電子計算機では所定の格納されたデータの取り出しが高
速に行える記憶装置としてスタックが広く用いられてい
る。

このようなスタックには所定の変数などが格納され、所
定のジョブを行った場合は次のジョブの実行に際して初
期化が行われ格納された変数が全て初期値になるように
配慮、されている。

しかし、スタックを用いた制御では、所定のアドレス以
上のスタック内容だけを初期化するということが多く、
頻繁にジョブの実行が行われる場合はその都度、スタッ
クの所定のアドレス以上のスタック内容の初期化を行う
ことが必要となるので、初期化に費やす時間をより多く
要し、データの処理の高速化を損なうことになる。

したがって、一つ一つ初期化することなく、即に次の実
行が行えるようにして、初期化の時間削減による高速化
が図れることが望まれている。

〔従来の技術〕

従来は第５図の従来のブロック図に示すように構成され
ていた。

ＣＰＵｌ０から指令されたアドレス情報によってスタッ
クポインタ２はスタック１より格納されたデータを出力
データＤ２として送出する。

また、スタック１に格納されたデータは必要に応じて、
ＣＰＵｌ０から送出された入力データＤ１によって書替
えが行われるように構成されている。

したがって、所定のジョブの終了後は常に正しい値（初
期値）に戻さなければ、次のジョブの実行が行われなく
なる。

そこで、所定のジョブ終了後は初期化プログラム１１の
ローディングおよび実行によりスタック１に格納さたデ
ータが初期値となるように形成されている。

〔発明が解決しようとする問題点〕

このような構成では、所定のジョブの実行が終了する度
に次のジョブの実行のために、常にスタックに格納され
たデータのうち、所定のアドレス以上のスタック内容を
初期値に戻すよう初期化を行うことになる。

したがって、このような初期化に要する時間によってデ
ータの高速処理を損なう問題を有していた。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図である。

第１図に示すように、スタックポインタ（２）の制御に
より所定のアドレスにおける該データ（Ｄ）の有効か無
効かを記憶するバリッドスタック（３）と、該バリッド
スタック（３）の記憶情報により出力される該データ（
Ｄ）を選択する選択部（４）とを設けると共に、該バリ
ッドスタフ（３）のビットは必要に応じて、所定のアド
レス情！１　（Ａ）とリセット信号（Ｓ１）とによって
生成されたクリア信号（Ｓ２）により該所定のアドレス
以上のスタックの内容を全てクリアされるよう形成され
たものである。

〔作　用〕

即ち、バリッドスタックを設けることによりスタックよ
り送出されるデータの有効、無効を判別することにより
所定のデータの選択を行い、所定のジョブ終了後はバリ
ッドスタックを所定のアドレスを指定することによって
該アドレス以上のスタックの内容を全てクリアし、次の
ジョブに対処されるようにしたものである。

したがって、バリッドスタックのリセットを行うことで
、スタックに格納されたデータを一つ一つ指定しての初
期化をする必要がなくなり、データ処理の高速化を図る
ことができる。

〔実施例〕

以下本発明を第２図、第３図および第４図によって詳細
に説明する。第２図は本発明による一実施例の構成図、
第３図は各ビットの回路図、第４図は制御回路図である
。全図を通じ、同一符号は同一対象物を示す。

第２図に示すように、スタックポインタ２のアドレス情
報へによって制御されるバリッドスタック３を設け、設
定信号Ｓ６と呼出信号Ｓ３により出力信号Ｓ４が選択部
４に送出されスタック１の出力データＤ２か選択される
と共に、バリッドスタック３はリセット信号Ｓ１によっ
てクリアされるように構成したものである。

バリッドスタック３にはスタック１のアドレスに対応し
た第３図に示すビット制御回路が形成されている。

即ち、各トランジスタのゲート部分はその対応するデコ
ーダ回路５の出力にインバータＩｏ〜Ｉｎを介して接続
され、各トランジスタの他の部分は直接接続されて、ア
ースに接続されている構成となっている。

したがって、アドレス情報Ａをデコーダ回路５によって
受けると、デコーダ回路５より、それぞれのビットに対
応したインバータＩｏ−ｗＩｎとトランジスタＴｒｏ−
Ｔｒｎに信号Ｓ５が送出される。

また、制御回路として第４図に示すように、それぞれの
ビットに対してリセット信号Ｓ１を受けるゲートＧｌと
設定信号Ｓ６を受けるゲー１−Ｇ２と呼出信号Ｓ３を受
けるゲートＧ３と設け、更に、設定信号Ｓ６によって保
持されるフリップフロップＦＦをもうけるように形成さ
れている。

そこで、所定のビットに対して設定を行う場合は信号Ｓ
５と設定信号Ｓ６によってフリップフロップＦＦが保持
される。したがって、呼出信号Ｓ３の呼出によって設定
されたピントに対してはゲートＧ３より出力信号Ｓ４と
して１′が出力され、設定されないビットに対しては０
′が出力され、選択部４の選択が行われる。

また、クリアする場合は、例えば、第３図に示すように
、アドレス情ｆｌｉＡとして２′が指定された時はデコ
ーダ回路５はトランジスタＴｒ２に対応したインバータ
■２に対して１′、それ以外のインバータに対して０′
の出力を行い、結果としては、トランジスタＴｒ２のみ
が不導通で、それ以外が導通となる。

したがって、アース接続側にあるトランジスタＴｒｌと
ＴｒＯは放電し、出力０と出力Ｉは０′となり、他の導
通状態にあるトランジスタはトランジスタＴｒ２が不導
通故に、放電されない。

故に、トランジスタＴｒ２以降の全てのトランジスタＴ
ｒ２〜Ｔｒ　ｎの出力が１′となり、トランジスタＴｒ
ｏ、Ｔｒｌの出力が　０′となる。

そこで、第４図の制御回路図に示すように、リセット信
号Ｓ１が出力されているとゲートＣＩを介してクリア信
号２が生成され、トランジスタＴｒの出力がｌ′となっ
た全てのフリップフロップＦＦをクリアすることができ
る。

このように構成すると、実際に変数を使用したアドレス
を指定することにより、それ以上のアドレスに対しても
同時にクリアを行うことがでる。

したがって、それぞれのアドレスに対してリセット信号
Ｓ１を送出するよりも速く、しかも、必要最小限のクリ
アを行うことができる利点がある。

〔発明の効果〕 以上説明したように、本発明によれば、スタックの変数
を初期値に戻すことはバリッドスタックのビットをクリ
アによって行え、しかも、クリアは所定のアドレスを指
定することで複数のビットを同時にクリアすることがで
きる。

したがって、バリントスタックのクリアが簡単に行え、
しかも、従来のような初期化の操作は不要となり、デー
タ処理の高速化が図れ、実用的効果は大である。

第２図は本発明による一実施例の構成図。

第３図は各ビットの回路図。

第４図は制御回路図。

第５図は従来のブロック図を示す。

図において、 １はスタック、　　　　　２はスタックポインタ。

３はバリッドスタック、４は選択部。

Ｄはデータ、　　　　　　　ＳＬはリセ・ノド信号を示
す。

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Claims (1)

1. 【特許請求の範囲】 所定のデータ（Ｄ）が入出力されるスタック（１）と、 該スタック（１）を制御するスタックポインタ（２）と
   を備えたスタック制御装置であって、前記スタックポイ
   ンタ（２）の制御により所定のアドレスにおける該デー
   タ（Ｄ）の有効か無効かを記憶するバリッドスタック（
   ３）と、 該バリッドスタック（３）の記憶情報により出力される
   該データ（Ｄ）を選択する選択部（４）とを設けると共
   に、 所定のアドレス情報（Ａ）とリセット信号（Ｓ１）とに
   よって生成されたクリア信号（Ｓ２）により、前記スタ
   ックポインタ（２）の示すアドレスより小なるアドレス
   の該バリッドスタック（３）のビット（３Ａ）をクリア
   するよう形成されたことを特徴とするスタック制御装置
   。