JPS62202611A - ４相位相変調器用デイジタルフイルタ - Google Patents
４相位相変調器用デイジタルフイルタInfo
- Publication number
- JPS62202611A JPS62202611A JP4396586A JP4396586A JPS62202611A JP S62202611 A JPS62202611 A JP S62202611A JP 4396586 A JP4396586 A JP 4396586A JP 4396586 A JP4396586 A JP 4396586A JP S62202611 A JPS62202611 A JP S62202611A
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は４相位相変調器に用いるディジタルフィルタの
改良に係り、特に波形成形フィルタＫ ＲＯＭを用いた
表索引形ディジタルフィルタに関する。
改良に係り、特に波形成形フィルタＫ ＲＯＭを用いた
表索引形ディジタルフィルタに関する。
従来、ＲＯＭを用いた表索引方式ディジタルフィルタを
具備し、ディジタル演算により波形の合成を行なう多相
変調方式の変調器については、例えば、特開昭５５−２
４７６３号公報に記載されているものがある。これは、
多相変調のが系列のデータ入力に対し、ディジタルフィ
ルタをそれぞれ−組づつ設けた構成となっている。
具備し、ディジタル演算により波形の合成を行なう多相
変調方式の変調器については、例えば、特開昭５５−２
４７６３号公報に記載されているものがある。これは、
多相変調のが系列のデータ入力に対し、ディジタルフィ
ルタをそれぞれ−組づつ設けた構成となっている。
上記従来技術は１１ＳＱＡＭ変調方式について用いるも
のであるから４組のフィルタ、すなわち４個のＲＯＭが
設けられていたが、これを４相位相変調方式について考
えると２個のＲＯＭが必要となる。
のであるから４組のフィルタ、すなわち４個のＲＯＭが
設けられていたが、これを４相位相変調方式について考
えると２個のＲＯＭが必要となる。
本発明の目的は、４相位相変調方式においてディジタル
波形合成方式を用いた変調器用のディジタルフィルタを
一個のＲＯＭで構成できるようにし、小形で経済的なデ
ィジタルフィルタを提供することＫある。
波形合成方式を用いた変調器用のディジタルフィルタを
一個のＲＯＭで構成できるようにし、小形で経済的なデ
ィジタルフィルタを提供することＫある。
本発明では、４相位相変調方式における２系列の入力デ
ータＩ、Ｑに対する波形成形フィルタ用Ｒ圀の出力のサ
ンプ９ング数を、入力データ速度のｍ倍（−は１以上の
正整数）とすることとした。
ータＩ、Ｑに対する波形成形フィルタ用Ｒ圀の出力のサ
ンプ９ング数を、入力データ速度のｍ倍（−は１以上の
正整数）とすることとした。
そして、Ｉ、Ｑ、２組のデータに対する波形成形出力を
一個の波形成形フィルタ用ＲＯＭから同一タイミングの
データとして時分割で暇出す手段と、この出力データを
一時記憶して次のタイミングのデータとの間の周期を各
するようにｒ−１個のデータで補間する手段を設けた。
一個の波形成形フィルタ用ＲＯＭから同一タイミングの
データとして時分割で暇出す手段と、この出力データを
一時記憶して次のタイミングのデータとの間の周期を各
するようにｒ−１個のデータで補間する手段を設けた。
従って、補間後の信号速度は、Ｉ、Ｑそれぞれ入力デー
タ速度のｍｘｒ倍になる。
タ速度のｍｘｒ倍になる。
そして、補間後のＩ、Ｑデータ列から、 ｉ、Ｑが互い
に異なるタイミングになるよう一つおきにデータを間引
（手段により、ＩＱのデータ入力に対応したディジタル
フィルタ出力信号を得ることとした。
に異なるタイミングになるよう一つおきにデータを間引
（手段により、ＩＱのデータ入力に対応したディジタル
フィルタ出力信号を得ることとした。
ディジタルフィルタ出力の周期は、従って、ｍ×乙とな
る。ここで、ディジタルフィルタ出力の周期が要求する
周期となるよう、ｍ、ｒを任意に選択することができる
。
る。ここで、ディジタルフィルタ出力の周期が要求する
周期となるよう、ｍ、ｒを任意に選択することができる
。
本発明では、波形成形フィルタ用ＲＯＭから取出された
波形成形出力を補間手段によって補間した後、間引き手
段によってＩ、Ｑが互いに異なるタイミングになるよう
に間引いてディジタルフィルタ出力を得るため、ＲＯＭ
をＩ、Ｑ容入力に共用して１個で構成することができる
。
波形成形出力を補間手段によって補間した後、間引き手
段によってＩ、Ｑが互いに異なるタイミングになるよう
に間引いてディジタルフィルタ出力を得るため、ＲＯＭ
をＩ、Ｑ容入力に共用して１個で構成することができる
。
以下、本発明の実施例を第１図から第４図により説明す
る。
る。
第１図は本発明の一実施例で多り、第２図は第１図の各
部の波形をアナログ波形に模して表示したものである。
部の波形をアナログ波形に模して表示したものである。
第１図疋おいて、１−１，１−２はデータ入力Ｉおよび
Ｑであり、２−１ 、２−２はシフトレジスタ５−１．
５−２はラッチ回路、４はセレクタ、５はＲＯＭ、 ６
はカウンタ、７はセレクタ、８−１．８−２は補間回路
、９−１゜９−２はデータ選択回路、１０−１．１０−
２は出力信号である。
Ｑであり、２−１ 、２−２はシフトレジスタ５−１．
５−２はラッチ回路、４はセレクタ、５はＲＯＭ、 ６
はカウンタ、７はセレクタ、８−１．８−２は補間回路
、９−１゜９−２はデータ選択回路、１０−１．１０−
２は出力信号である。
第１図において、まず入力信号Ｉ、Ｑは入力端子から入
力され、Ａビットのシフトレジスタ２−１．２−２に加
えられる。シフトレジスタ２−１゜２−２の出力は、ラ
ッチ回路３−１．３−２において、同一タイミングで一
時記憶される。このラッチ回路３−１．５−２からの出
力は、セレクタ４にてＩ側、Ｑ側交互に選択され、時分
割で謝５のアドレスに入力される。
力され、Ａビットのシフトレジスタ２−１．２−２に加
えられる。シフトレジスタ２−１゜２−２の出力は、ラ
ッチ回路３−１．３−２において、同一タイミングで一
時記憶される。このラッチ回路３−１．５−２からの出
力は、セレクタ４にてＩ側、Ｑ側交互に選択され、時分
割で謝５のアドレスに入力される。
ここでＲＯＭ ｓには４ビツトのシリアル入力信号のう
ちの中央のビットに対応する波形成形フィルタ出力波形
が書きこまれており、シフトレジスタ２−１．２−２の
内容に対する応答波形が出力される。
ちの中央のビットに対応する波形成形フィルタ出力波形
が書きこまれており、シフトレジスタ２−１．２−２の
内容に対する応答波形が出力される。
そして、波形成形フィルタの精度を向上するために入力
１ピツトに対してｍ倍（７ＦＬは正整数）のチンプルレ
ートで得られるよう、カウンタ６によりＲＯＭ５のアド
レスの低位ビット部分が制御される。
１ピツトに対してｍ倍（７ＦＬは正整数）のチンプルレ
ートで得られるよう、カウンタ６によりＲＯＭ５のアド
レスの低位ビット部分が制御される。
次に、ＲＯＭ ５ Ｋよる波形成形フィルタ出力は、セ
レクタ７によりＩ、Ｑ成分に分けられる。第２図（４）
はセレクタ７の入力波形を、また（ｂ）はこのときの出
力波形を示したものである。
レクタ７によりＩ、Ｑ成分に分けられる。第２図（４）
はセレクタ７の入力波形を、また（ｂ）はこのときの出
力波形を示したものである。
セレクタ７からのＩ、Ｑ信号は入力信号周期のＡの周期
であるが、これをさらに補間回路８−１．８−２にて１
ナンプリング区間をｒ区間に分割し、（ｒ−１）個のデ
ータで補間して補間後の周期が入力信号の％ｍ・ｒとな
るようＫする。この補間回路８−１゜８−２の出力は、
Ｉ、Ｑ信号とも同一サンプリングタイミングであり、こ
れを第２図ｆｃ）に示す。図中、黒丸で示したものが補
間したデータである。
であるが、これをさらに補間回路８−１．８−２にて１
ナンプリング区間をｒ区間に分割し、（ｒ−１）個のデ
ータで補間して補間後の周期が入力信号の％ｍ・ｒとな
るようＫする。この補間回路８−１゜８−２の出力は、
Ｉ、Ｑ信号とも同一サンプリングタイミングであり、こ
れを第２図ｆｃ）に示す。図中、黒丸で示したものが補
間したデータである。
このような補間回路出力をデータ選択回路９−１゜９−
２でＩ、Ｑ互いに異なるタイミングで１つおきにデータ
を間引くことにより、Ｉ、Ｑ互いに位相が半周期ずれた
波形成形フィルタ出力１ｏ−ｉ、１ｎ−２が得られる。
２でＩ、Ｑ互いに異なるタイミングで１つおきにデータ
を間引くことにより、Ｉ、Ｑ互いに位相が半周期ずれた
波形成形フィルタ出力１ｏ−ｉ、１ｎ−２が得られる。
その出力波形は、第２図げ）に示す通りである。
第３図は第１図中の補間回路８−１．８−２の実施例で
あり、前後する２つのデータの間を直線で補間する場合
の例である。第３図中、２０は入力信号、２１．２２は
ラッチ回路、２３は引算回路、２４は割算回路、２５は
ラッチ回路、２６は加算回路、２７はセレクタ、２８は
ラッチ回路、２９は出力信号である。
あり、前後する２つのデータの間を直線で補間する場合
の例である。第３図中、２０は入力信号、２１．２２は
ラッチ回路、２３は引算回路、２４は割算回路、２５は
ラッチ回路、２６は加算回路、２７はセレクタ、２８は
ラッチ回路、２９は出力信号である。
以下、第３図の動作を説明する。第３図で、入力信号２
０はラッチ回路２１に一時記憶される。一方、ラッチ回
路２２には１タイムスロツト前のデータが記憶されてい
る。そして、引算回路２３でラッチ回路２１及び２２に
一時記憶されているデータの差を計算し、その結果を割
算回路２４にて補回数ｒで引算して補間後のデータ毎の
差を求め、これをラッチ回路２５で記憶する。
０はラッチ回路２１に一時記憶される。一方、ラッチ回
路２２には１タイムスロツト前のデータが記憶されてい
る。そして、引算回路２３でラッチ回路２１及び２２に
一時記憶されているデータの差を計算し、その結果を割
算回路２４にて補回数ｒで引算して補間後のデータ毎の
差を求め、これをラッチ回路２５で記憶する。
ラッチ回路２５の出力は、加算回路２６において補間回
路出力２９と加え合わされ、セレクタ２７へ送られる。
路出力２９と加え合わされ、セレクタ２７へ送られる。
セレクタ２７は、補間回路の入力信号２０がラッチ回路
２１．２２に記憶された直後は、ラッチ回路２２の出力
を選択し１タイムスロツト前のデータを出力する。この
結果はラッチ回路２８に記憶されるとともに、出力信号
２９として出力される。次にセレクタ２７は、加算器２
６側に切替えられ、ラッチ回路２８に記憶された値と前
述した補間毎の差を加え合わせた値でラッチ回路２日に
配憶されたデータを更新するとともにこれを出力信号２
９として出力する。以上の動作をｒ−ｉ回繰返し、ｒ回
目には入力データをラッチ回路２１．２２にそれぞれシ
フトし同様の動作を繰返すことにより、ｒ−１個のデー
タで波形成形フィルタ出力のｒ区間の補間な行なうこと
ができる。
２１．２２に記憶された直後は、ラッチ回路２２の出力
を選択し１タイムスロツト前のデータを出力する。この
結果はラッチ回路２８に記憶されるとともに、出力信号
２９として出力される。次にセレクタ２７は、加算器２
６側に切替えられ、ラッチ回路２８に記憶された値と前
述した補間毎の差を加え合わせた値でラッチ回路２日に
配憶されたデータを更新するとともにこれを出力信号２
９として出力する。以上の動作をｒ−ｉ回繰返し、ｒ回
目には入力データをラッチ回路２１．２２にそれぞれシ
フトし同様の動作を繰返すことにより、ｒ−１個のデー
タで波形成形フィルタ出力のｒ区間の補間な行なうこと
ができる。
なお、第３図の例は最も簡単な直線補間の例を示したが
、より精度の高い補間方法を用いることも可能である。
、より精度の高い補間方法を用いることも可能である。
第４図は、第１図中のデータ選択回路９−１．９−２の
一実施例である。第４図中、４１．４２は入力の■。
一実施例である。第４図中、４１．４２は入力の■。
Ｑ信号、４５．４４はフリップフロップ回路、４５．４
６は出力信号、４７は入力データに同期したクロック入
力、４８は分周回路、４９は位相反転回路である。
６は出力信号、４７は入力データに同期したクロック入
力、４８は分周回路、４９は位相反転回路である。
第４図で、入力クロック４７は分周回路４８にて分局さ
れ、位相反転回路４９を通じてフリップフロップ回路４
３．４４へお互いに逆位相で加えられる。従って、フリ
ップフロップ回路４３．４４では入力信号である補間後
のデータ４１．４２が、互いに異なるタイミングで１タ
イムスロツトおきに間引いて出力される（４５．４６）
。
れ、位相反転回路４９を通じてフリップフロップ回路４
３．４４へお互いに逆位相で加えられる。従って、フリ
ップフロップ回路４３．４４では入力信号である補間後
のデータ４１．４２が、互いに異なるタイミングで１タ
イムスロツトおきに間引いて出力される（４５．４６）
。
以上説明した第１図の実施例は通常の４相位相変調器に
対応するディジタルフィルタの実施例であるが、本発明
は入力データＩ、Ｑのうちいずれか一方のデータのタイ
ミングが入力データの基本周期のオだけ遅延した、いわ
ゆるオフセット形４相位相変調方式にも適用することが
できる。すなわち、第１図において入力データをシフト
レジスタ２−１．２−２に加えてその出力をラッチ回路
３−１゜３−２に一時記憶させる際に、同一タイミング
で記憶する代りにいずれか一方のタイミングを入力信号
の周期のイだけ遅らせてやる。そして、入力１ビツトに
対するｍ倍のサンプリングをする際に、ｍの値を偶数に
取り、カクンター６の出力を上記入力信号をｚ周期遅ら
せた側に対応する時に反転させてやるようにすれば、Ｒ
ＯＭ出力は容易にオフセット形４相位旧変調方式に対応
させることができる。以後の補間動作並びにデータ選択
動作は、第１図の実施例と全く同一に行なえばよい。こ
れにより、本発明はオフセット形４相位相変調回路に容
易に適応できることがわかる。
対応するディジタルフィルタの実施例であるが、本発明
は入力データＩ、Ｑのうちいずれか一方のデータのタイ
ミングが入力データの基本周期のオだけ遅延した、いわ
ゆるオフセット形４相位相変調方式にも適用することが
できる。すなわち、第１図において入力データをシフト
レジスタ２−１．２−２に加えてその出力をラッチ回路
３−１゜３−２に一時記憶させる際に、同一タイミング
で記憶する代りにいずれか一方のタイミングを入力信号
の周期のイだけ遅らせてやる。そして、入力１ビツトに
対するｍ倍のサンプリングをする際に、ｍの値を偶数に
取り、カクンター６の出力を上記入力信号をｚ周期遅ら
せた側に対応する時に反転させてやるようにすれば、Ｒ
ＯＭ出力は容易にオフセット形４相位旧変調方式に対応
させることができる。以後の補間動作並びにデータ選択
動作は、第１図の実施例と全く同一に行なえばよい。こ
れにより、本発明はオフセット形４相位相変調回路に容
易に適応できることがわかる。
また、オフセット形４相位阻変調の応用であるＭＳＫ（
ミニマム・シフト・キーイング）方式等に対しては、波
形成形フィルタのＲＯＭの内容を希望する特性に合わす
て書き込めば良いので、本ディジタルフィルタが、適用
できることは、いうまでもない。
ミニマム・シフト・キーイング）方式等に対しては、波
形成形フィルタのＲＯＭの内容を希望する特性に合わす
て書き込めば良いので、本ディジタルフィルタが、適用
できることは、いうまでもない。
以上説明したように、本発明によれば、入力データＩ、
Ｑに対する波形成形フィルタにＲＯＭを用いた４相位相
変調器用の艮索引方式ディジタルフィルタにおいて、フ
ィルタの特性を書き込んだＲＯＭをＩ、Ｑの各入力に共
用して１個のみで構成することができる。従って、小形
で経済的なディジタルフィルタを実現することができる
。
Ｑに対する波形成形フィルタにＲＯＭを用いた４相位相
変調器用の艮索引方式ディジタルフィルタにおいて、フ
ィルタの特性を書き込んだＲＯＭをＩ、Ｑの各入力に共
用して１個のみで構成することができる。従って、小形
で経済的なディジタルフィルタを実現することができる
。
また、ディジタルフィルタ出力の周期を補間数を変える
ことにより任意に選択でき、かつ出力周期を変更した時
においても、前記ディジタルフィルタのＲＯＭの内容は
変更せずに実現することができる。従って、極めて応用
範囲の広いディジタルフィルタを得ることができる。
ことにより任意に選択でき、かつ出力周期を変更した時
においても、前記ディジタルフィルタのＲＯＭの内容は
変更せずに実現することができる。従って、極めて応用
範囲の広いディジタルフィルタを得ることができる。
第１図は本発明の一実施例、第２図は第１図の英施例の
各部の波形図、第３図は第１図の補間回路の一実施例、
第４図は第１図のデータ選択回路の一実施例である。 ２−１．２−２・・・シフトレジスタ、３−１．３−２
・・・ラッチ回路、４，７・・・セレクタ、５・・・Ｒ
ＯＭ、６・・・カクンタ、８−１．８−２・・・補間回
路、９−１．９−２・・・データ選択回路。 拓 ｌ 目 勇２圓 も３ 目
各部の波形図、第３図は第１図の補間回路の一実施例、
第４図は第１図のデータ選択回路の一実施例である。 ２−１．２−２・・・シフトレジスタ、３−１．３−２
・・・ラッチ回路、４，７・・・セレクタ、５・・・Ｒ
ＯＭ、６・・・カクンタ、８−１．８−２・・・補間回
路、９−１．９−２・・・データ選択回路。 拓 ｌ 目 勇２圓 も３ 目
Claims (1)
- 【特許請求の範囲】 １、４相位相変調方式の２系列の入力データＩ、Ｑに対
する波形成形フィルタに、あらかじめ所定の特性を書き
込んだＲＯＭを用いた表索引形の４相位相変調器用ディ
ジタルフィルタにおいて、上記波形成形フィルタ用ＲＯ
Ｍの出力サンプリング数を上記入力データＩ、Ｑのデー
タ速度のｍ倍（ｍは１以上の正整数）とするとともに、
該波形成形フィルタ用ＲＯＭへ上記入力データＩ、Ｑを
交互に入力して同一タイミングのデータを時分割で取り
出し各波形成形出力を得る手段と、該手段からの出力デ
ータを一時記憶し次のタイミングのデータとの間の周期
が１／ｒ（ｒは２以上の正整数）になるようにｒ−１個
のデータにて補間する手段、及び該補間後のＩ、Ｑデー
タ列からＩ、Ｑデータが互いに異なるタイミングになる
ように一つおきにデータを間引いて出力する手段とを設
けたことを特徴とする４相位相変調器用ディジタルフィ
ルタ。 ２、特許請求の範囲第１項において、上記倍数ｍの値を
偶数とするとともに、上記入力データＩまたはＱのいず
れかに対する上記波形成形フィルタ用ＲＯＭの出力のタ
イミングを上記入力データＩ、Ｑの基本周期の１／２だ
け遅延させることを特 徴とする４相位相変調器用ディジタルフィルタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4396586A JPS62202611A (ja) | 1986-03-03 | 1986-03-03 | ４相位相変調器用デイジタルフイルタ |
| US07/015,014 US4756008A (en) | 1986-03-03 | 1987-02-17 | Digitized quadrature phase shift keying modulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4396586A JPS62202611A (ja) | 1986-03-03 | 1986-03-03 | ４相位相変調器用デイジタルフイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62202611A true JPS62202611A (ja) | 1987-09-07 |
Family
ID=12678419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4396586A Pending JPS62202611A (ja) | 1986-03-03 | 1986-03-03 | ４相位相変調器用デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62202611A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04107031A (ja) * | 1990-08-27 | 1992-04-08 | Matsushita Electric Ind Co Ltd | 変調器用ディジタルフィルタ |
-
1986
- 1986-03-03 JP JP4396586A patent/JPS62202611A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04107031A (ja) * | 1990-08-27 | 1992-04-08 | Matsushita Electric Ind Co Ltd | 変調器用ディジタルフィルタ |
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