JPS6220578B2 - - Google Patents

Description

【発明の詳細な説明】 本発明の分野 本発明はデータ処理システムにおけるパリテイ
検査装置に関する。更に具体的には、データが再
配列又はフオーマツト化され、それによつてデー
タを構成するバイトの各々が、通常関連している
パリテイ・ビツトから分離された場合のパリテイ
検査装置に関する。

先行技術の説明 周辺入出力装置は、デイジタル・データ・プロ
セツサへ、データを２進コード化キヤラクタの形
で与える。その場合、各キヤラクタは、単一のア
ルフアベツト文字、数字、図形記号、句続点、又
は制御キヤラクタを表わす。現在の典型的な大型
データ・プロセツサの場合、各キヤラクタは１バ
イトの長さを有する。１バイトは８個の連続した
２進データ・ビツトのシーケンスとして定義され
る。８個のビツトは256種の異つた独特のコード
値を与える。従つて、キヤラクタ・セツトは256
種までの異つたキヤラクタを表わすことができ
る。

数字データの場合、入出力装置からのデータは
ゾーン10進形式である。その場合、各キヤラクタ
又はバイトの低順位にある４ビツトは、ゾーン・
フイールドを形成する。４ビツトのデイジツト・
フイールドは10進デイジツト値の２進コード化10
進表現を含み、４ビツトのゾーン・フイールドは
独特のゾーン・コードを含む。このゾーン・コー
ドは、キヤラクタがアルフアベツト、図形記号、
又は制御キヤラクタではなく数値であることを指
定する。

不幸にして、現在の大部分のデータ・プロセツ
サにおいて数値計算を実行する算術論理ユニツト
は、ゾーン形式にある数値データを処理すること
ができない。ゾーン・フイールドが存在すると、
誤つた結果が生じる。従つて、入出力装置から受
取られたゾーン数値データを使用して数値計算を
実行する前に、それをパツク10進形式へ変換する
ことが必要である。これは、ゾーン・フイールド
を削除し、デイジツト・フイールドを相互に隣接
させて、デイジツト・フイールドのみを有する連
続したシーケンスへ形成することによつて達成さ
れる。このゾーン形式からパツク形式へのフオー
マツト変換は、普通、「パツキング」と呼ばれて
いる。

数値計算の結果を周辺入出力装置へ送る場合に
は、逆の事態が起る。データが入出力装置へ戻さ
れる前に、数値結果はパツク形式からゾーン形式
へ変換されねばならない。これはデイジツト・フ
イールドを分離して、中間スペースへ数値キヤラ
クタに対する独特のゾーン・フイールド・コード
を挿入することを必要とする。このパツク形式か
らゾーン形式へのフオーマツト変換は、普通、
「アンパツキング」と呼ばれる。

上記の結果を達成するため、データ処理システ
ムで使用されるデータ形式変換装置は、Foinそ
の他による米国特許第3168723号及びBonnerその
他による米国特許第4141005号に記載されてい
る。このような装置のバイト・シフト機能又はフ
オーマツト変換局面は良好に動作するものの、フ
オーマツト変換装置に入るデータ・バス上でパリ
テイを検査する手段は、これまでユーザーにとつ
て利用可能でなかつた。例えば、Bonnerその他
による特許の場合、データ・バイトの各々に関連
している８個のパリテイ・ビツトは、データ・バ
イトから削除される。次いでパリテイ・ビツト
は、宛先レジスタへ通される。宛先レジスタにお
いて、各バイトはそれに関連したパリテイ・ビツ
トと共に再アセンブルされる。その時点で、パリ
テイ・チエツクを実行することができる。

不幸にして、この時点でパリテイ・エラーが発
見されても、その原因を容易に識別することがで
きない。その時のパリテイ・エラーは、単に特定
のデータ・バイト及びその関連したパリテイ・ビ
ツトが、バイト・シフタに入る前にエラーであつ
たことを意味するのかも知れない。更に、そのパ
リテイ・エラーは、シフタ回路に故障が生じ、パ
リテイ・エラーとなつたことを意味するのかも知
れない。大部分の場合、エラーの分離は実際的で
ないか不可能である。

本発明の目的及び要約 本発明の主たる目的は、バイト・シフタ又はデ
ータ形式変換器に対するデータ・バス入力全体の
パリテイを検査する回路を提供することである。

本発明の他の目的は、バイト・シフタの入力デ
ータ・バスのためのパリテイ検査器であつて１つ
のエラー検査回路のみを必要とするものを提供す
ることである。

本発明の他の目的は、LSI又はVLSI回路と容易
に両立可能であるとともにそれらを使用して経済
的に実施することのできるパリテイ検査装置を提
供することである。

本発明の上記の目的は、データ・シフタ／コン
バータの動作から生じる分離可能なデータ・ビツ
トの群の各々について、所定のパリテイ慣行に従
つて、パリテイ・ビツトを発生する第１の回路を
設けることによつて実現される。発生されたパリ
テイ・ビツトは、元のパリテイ・ビツトの群のた
めに１を含む。元のパリテイ・ビツトは、全てシ
フタ／コンバータへ入力されたデータ・バイトか
ら無関連にされる。発生されたパリテイ・ビツト
は第２の回路によつて論理的にテストされる。そ
れは、無関連にされたデータのために、結果の全
体的なパリテイ信号を決定しかつ発生するためで
ある。結果のパリテイ信号は、その正しさを検査
された後に、データ処理システムへパリテイ・エ
ラーが発見されたかどうかを知らせるために使用
される。本発明の装置は、ビツト・エラーの数が
奇数である時、常に有効に働く。

実施例の説明 第１図は、特に本発明の使用に適した典型的マ
イクロプログラム制御デイジタル・データ・プロ
セツサのデータ・フローを示す機能的ブロツク図
である。第２図は、第１図のプロセツサで使用さ
れるバイト・シフタ兼データ・フオーマツト変換
器１４の追加的詳細を示す。第１図及び第２図に
示されるバイト・シフタ兼データ・フオーマツト
変換器１４の詳細及び動作は、前記米国特許第
4141005号に説明される。特にことわらない限
り、第１図に示されるデータ・バス及び機能ユニ
ツトは、数バイトのデータ処理幅を与えられてお
り、多数バイトのデータが並列及び同時に動かさ
れかつ処理されることができる。例として、基本
的データ・フロー幅が８バイトであり、各バイト
は８個のデータ・ビツトと１個のパリテイ・チエ
ツク・ビツトとより構成されているものと仮定す
る。従つて、この例では、データは、大部分、64
ビツトの群として移動されかつ処理される。

機械言語形式のユーザー・アプリケーシヨン・
プログラムは、周辺入出力装置１０によつてデー
タ・プロセツサへ与えられる。入出力装置１０
は、例えばパンチカード読取装置又は磁気テー
プ・ユニツトであつてよい。プログラムを構成す
る命令及びデータは、入出力チヤネル１１、デー
タ・バス１２及び１３、バイト・シフタ兼デー
タ・フオーマツト変換器１４、及びデータ・バス
１５及び１６を介してメイン・ストア１７へ与え
られる。その後、プログラムは、メイン・ストア
１７から１時に１個宛命令を読出し、その命令に
よつて要求される動作を実行し、その結果をメイ
ン・ストア１７へ戻すことによつて実行される。
適当な時点で、結果は他の入出力装置１０（例え
ば、陰極線表示ユニツト、タイプライタ又はプリ
ンタ）へ戻され、ユーザーにとつて必要とされる
可視出力又はハードコピー出力が与えられる。こ
れは、データ・バス１５及び１９、及び入出力チ
ヤネル１１によつて達成される。

典型的には、データは、入出力装置１０と入出
力チヤネル１１との間で、１時に１バイト宛転送
される。入出力チヤネル１１は十分なバツフアを
含み、例えば入来データの場合、十分なバイトが
バツフアに集積されて、１時に８バイトのデータ
がデータ・バス１２へ与えられる。外出データの
場合、バツフアはデータ・バス１９上で受取られ
た８個のバイトを十分な時間の間保持し、入出力
装置１０へ１時に１バイトの転送が行われ得るよ
うにする。重要な事項は、データ・プロセツサ内
のデータ・バス１２，１３，１５，１６，１８，
１９及び以下の説明で言及する大部分のデータ・
バスが８バイトの幅を有することである。これ
は、プロセツサ・データ・バスの各々が72ビツト
の線又は導体を含むことを意味する。これらの線
又は導体は、８バイト・データの各セグメントを
形成する64個のデータ・ビツトと８個のパリテ
イ・チエツク・ビツトを同時に転送することを可
能にする。

考慮されているプロセツサはマイクロプログラ
ム型であるから、プロセツサ内のプログラム命令
及びデータの移動及び処理は、制御ストア２０に
記憶されたマイクロワードによつて制御される。
制御ストア２０からは、１時に１個のマイクロワ
ードが読出され、制御レジスタ２１にセツトされ
る。各マイクロワードは、１マシン・サイクルの
間だけプロセツサを制御する。各マイクロワード
中の制御フイールドは、デコーダ２２によつてデ
コードされ、基本制御信号が与えられる。この信
号は、プロセツサ内のそれぞれのデータ・バスに
関連している制御ゲートを能動化したり無能化し
たりする。従つて、各マイクロワードは、そのマ
シン・サイクルの間、どのデータ・バスが能動化
されるべきかを決定し、そのマシン・サイクルに
おけるデータ移動通路を決定することになる。図
を簡単にするため、データ・バス制御ゲートは第
１図に示されていない。更に、各マイクロワード
は、次のマイクロワードのアドレスを含むフイー
ルドを含む。この次のマイクロワード・アドレス
は、次のマシン・サイクルで使用されるマイクロ
ワードを決定するため、制御記憶アドレス・レジ
スタ（CSAR）２３へ与えられる。

更に、マイクロワードはローカル・ストア・ア
ドレスを含むフイールドを含んでよい。適当な時
点で、ローカル・ストア・アドレスは、ローカ
ル・ストア２５をアドレスするため、ローカル・
ストア・アドレス・レジスタ（LSAR）２４へ与
えられる。ローカル・ストア２５は高速レジスタ
の集合である。これらの高速レジスタは、データ
処理動作の進行中に必要となる（又は発生され
る）各種のデータ、中間結果、記憶アドレス等を
保持するために使用される。

典型的な機械言語プログラム命令シーケンスの
手順を簡単に考察すると、第１のステツプは、メ
イン・ストア１７から命令をフエツチし、それを
命令レジスタ２６にセツトすることである。これ
は、ローカル・ストア２５にある命令カウンタか
ら次の命令アドレスを読出し、そのアドレスを、
メイン・ストア１７のための記憶アドレス・レジ
スタ（SAR）２７へセツトすることによつて達
成される。そのようなアドレスは、Ｂレジスタ２
８及びアセンブラ２９を介してSAR２７へ与え
られる。アドレスされた命令は、メイン・ストア
１７から読出され、データ・バス１８及び１３、
バイト・シフタ兼フオーマツト変換器１４、デー
タ・バス１５及び３０、宛先（Ｄ）レジスタ３
１、データ・バス３２及び３３を介して命令レジ
スタ２６へ与えられる。命令フエツチ動作の１部
として、命令に含まれるベース及び変位値からオ
ペランド・アドレスが計算され、その結果が、ロ
ーカル・ストア２５にある適当なオペランド・ア
ドレス・レジスタへセツトされる。更に、ローカ
ル・ストア２５にある命令カウンタが更新され、
次のマシン命令のアドレスを含むようにされる。

命令レジスタ２６にあるマシン命令の動作
（OP）コードは、マイクロワードの適当なシーケ
ンスを呼出して、問題のマシン命令を実行するた
め、CSAR２３へ送られる。異つた態様がある
が、典型的な場合、メイン・ストア１７からオペ
ランドをフエツチし、それらをローカル・ストア
２５にある適当なレジスタへセツトすることによ
つて、命令が実行される。次にオペランドは所望
の態様で処理され、その結果は、ローカル・スト
ア２５へ戻される。その後、結果は、ローカル・
ストア２５から読出され、メイン・ストア１７の
適当なロケーシヨンへ書込まれる。ローカル・ス
トア２５からメイン・ストア１７へのデータ転送
は、Ｂレジスタ２８、アセンブラ２９、データ・
バス３４、ビツト・シフタ３５、データ・バス３
６及び１３、バイト・シフタ兼フオーマツト変換
器１４、データ・バス１５及び１６を介して実行
される。

ビツト・シフタ３５及びバイト・シフタ兼フオ
ーマツト変換器１４のバイト・シフタ部分は、各
種の機械言語プログラム命令の実行中に必要であ
る通常のデータ・シフト動作を実行するために使
用される。上記のプログラム命令は、シフト命令
を含むがそれに限定されない。バイト・シフタ兼
フオーマツト変換器のバイト・シフタ部分は、バ
イト・サイズの増分又はステツプでデータをシフ
トし、ビツト・シフタ３５はビツト・サイズの増
分又はステツプでデータをシフトする。従つて、
例えば、29ビツト（３バイト及び５ビツト）位置
の右方シフトが望まれる場合、上記のバイト・シ
フタ部分は、３バイトの右方シフトを生じるよう
にセツトされ、ビツト・シフタ３５は、５ビツト
の右方シフトを生じるようにセツトされ、よつて
全体で、29ビツトのデータ・シフトが右方へ生じ
るようにされる。

現在の８バイト幅データ・フローの例の場合、
バイト・シフタ兼フオーマツト変換器１４のバイ
ト・シフタ部分は、ゼロから７バイトまでのシフ
トを左方又は右方へ実行するように適合化され
る。ビツト・シフタ３５は、ゼロから７ビツトま
でのシフトを与える。シフトの量及び方向はシフ
タ制御ユニツト４１によつて制御される。シフタ
制御ユニツト４１は、制御レジスタ２１及び命令
レジスタ２６から制御情報を受取る。

ビツト・シフタ３５及びバイト・シフタ兼フオ
ーマツト変換器のバイト・シフタ部分は、フロー
スルー型であり、シフト・レジスタ型ではない。
換言すれば、８バイトのデータはシフタに入り、
その中を並列に流れてシフタ出力バス上に現われ
るが、それは全てシフト・パルス又はクロツク・
パルスに頼ることなく１つの連続した動作として
実行される。このような方法ではなく、シフタ入
力バスの導体をシフタ出力データ・バスにおける
導体の適当な１つへ接続するように機能する組合
せ論理回路を用いて、シフト動作を実行させるこ
とができる。バイト・シフタ及びビツト・シフタ
の詳細な構成は、前記Bonnerその他の特許に説
明されている。

入出力チヤネル１１からメイン・ストア１７へ
与えられる数値データ、又はメイン・ストア１７
から入出力チヤネル１１へ与えられる数値データ
は、ゾーン10進形式にある。残念ながら、算術論
理ユニツト（ALU）３９は、この形式にある数
値データに対して算術動作を実行することができ
ない。ゾーン・フイールドが存在すると、ALU
３９は誤つた結果を発生する。従つて、パツキン
グ動作によつて、このゾーン10進データをパツク
10進形式へ変換する必要がある。その変換は、
ALU３９に数値計算を実行させるため、ゾーン
10進データがALU３９へ送られる前に実行され
ねばならない。

数値計算の結果を入出力装置１０へ送る時、逆
の問題が起る。入出力装置１０は、アルフアベツ
ト、図形記号、及び制御キヤラクタから数字を区
別するため、データがゾーン形式にあることを必
要とする。その結果、ALU３９から生じた結果
の数値データは、それを入出力装置１０へ送る前
に、「アンパツキング」動作によつて、パツク形
式からゾーン形式へ変換される必要がある。これ
は、パツクされたデイジツト・フイールドが分離
されて、それによつて作られたギヤツプの中へゾ
ーン・コードが挿入されることを要する。ゾーン
形式からパツク形式へ、またパツク形式からゾー
ン形式への変換動作は、特定のプログラムによつ
て誘導された機械言語命令によつて開始される。
この機械言語命令は、プログラムが実行されてい
る時、メイン・ストア１７に存在しているユーザ
ー・アプリケーシヨン・プログラムの機械言語中
に含まれている。バイト・シフタ兼フオーマツト
変換器１４は、そのようなパツキング及びアンパ
ツキング動作を、同時に複数のデータ・バイト上
で実行するために設けられる。

ここで第２図を参照すると、そこにはバイト・
シフタ兼フオーマツト変換器１４の望ましい構成
が示される。この構成は、Bonnerその他の特許
で言及されている煩雑なビツト横断問題を非常に
有利に解決する。このため、バイト・シフタ兼フ
オーマツト変換器１４は、その入力データ・バス
１３の上に現われる８個のデータ・バイトの各々
において、その最初のビツト（ビツト０）及び第
５ビツト（ビツト４）を受取つてそれを処理する
第１の集積回路チツプ４２を含む。更に、バイ
ト・シフタ兼フオーマツト変換器１４は、入来す
るデータ・バイトのビツト１及び５を処理する第
２の集積回路チツプ４３、入来データ・バイトの
ビツト２及び６を処理する第３の集積回路チツプ
４４、入来データ・バイトのビツト３及び７を処
理する第４の集積回路チツプ４５を含む。８個の
パリテイ・チエツク・ビツトは、集積回路チツプ
４６の上に置かれた回路によつて処理される。

入力導体群１３ａ―１３ｉの各々は、入力バス
１３上にあるデータ・ビツト及びパリテイ・ビツ
トの適当な１つを集積回路チツプ４２―４６の適
当な１つへ同時に通すための８本の導体を含む。
例えば、導体群１３ａは、８個のデータ・バイト
の各々のビツト０のビツトを、集積回路チツプ４
２へ同時に与え、導体群１３ｅは、ビツト４のビ
ツトについて同様のことを行う。出力導体群１５
ａ―１５ｉの各々は、集積回路４２―４６から出
力データ・バス１５へ、データ・ビツト及びパリ
テイ・ビツトを通す８本の導体を含む。集積回路
チツプ４２―４６、及びバス１３及び１５の詳細
は、Bonnerその他の特許を参照することによつ
て知られる。

本発明を理解するに当つて、転送された８個の
バイトの各々に関連したそれぞれのパリテイ・ビ
ツトは、例えばパツキング動作の１部として、デ
ータ・バイトから除去されることを理解すれば十
分である。最終的には、各パリテイ・ビツトは、
それが関連していたバイトと再結合され、パリテ
イを検査することができる。しかし、この時点で
なされる検査は、発見されたパリテイ・エラーの
理由を決定することができない。その理由は、デ
ータがバイト・シフタ兼フオーマツト変換器（シ
フタ／コンバータ）１４へ入つた時、データがエ
ラーであつたのかも知れず、又はバイト・シフタ
兼フオーマツト変換器１４それ自体の中でエラー
が生じたのかも知れない。シフタ／コンバータの
入力データ・バス１３へ接続されるデータ・バス
の各々をテストすることは実際的でなく、コスト
がかかる。何故ならば、入力の各々について、１
つのパリテイ検査機構が必要となるからである。
第１図に示される単純化された構成において、少
なくとも入出力チヤネル１１、メイン・ストア１
７、ビツト・シフタ３５からの入力がパリテイ検
査を受けなければならない。現実には、プロセツ
サが複雑になると、バス１３に対しては、例えば
MQレジスタからの入力のように、いくつかの追
加的入力が存在する。もしパリテイ・エラーを識
別し、又はその影響を無効にするためには、入力
の各々が検査されねばならない。従つて、シフ
タ／コンバータ１４からの出力を検査することに
よつて、パリテイを調べることが経済的に賢明な
やり方である。何故ならば、シフタ／コンバータ
１４は、関係する全ての入力線が導かれる基本回
路だからである。しかし、この場合、それは教科
書流のやり方では達成できない。何故ならば、パ
リテイ・ビツトは、検証の対象としているデー
タ・バイトから無関連にされているからである。
この問題は、本発明の使用によつて克服される。

第２図に示されるように、集積回路チツプ４２
―４６の各々に出力線５０ａ―５０ｉが設けられ
る。これらの出力線の各々は、シフタ／コンバー
タ１４の入力データ・バス上に存在する８バイ
ト・データ・ワードのそれぞれのビツト群を、そ
れら出力線上で与えるように適合化されている。
かくて、各バイトのビツトが無関連にされた後で
あつてそれらがフオーマツト化される前に、それ
らビツトは出力線５０ａ―５０ｉ上に現われる。
出力線５０ａは、バス１３へ与えられた８個のバ
イトの８個の０ビツトの全てを搬送する。同様
に、出力線５０ｂ―５０ｈは、それぞれ８個のバ
イトの１―７ビツトを搬送する。８個のパリテ
イ・ビツトは、出力線５０ｉによつて搬送され
る。

ここで第３図を参照すると、入力線５０ａ―５
０ｉは、それぞれパリテイ発生器５２ａ―５２ｉ
へ接続されている。パリテイ発生器５２ａ―５２
ｉの各々は同じものであり、同じように機能す
る。それらの各々は８ビツトの群を受取り、所定
の方式（この場合、全体的なシステム・パリテイ
と一致させるため、奇数パリテイを採用する。）
に従つて、それら８ビツトのためにパリテイ・ビ
ツトを発生する。第３図のパリテイ発生器の配列
は、上記のパリテイ方式に従つて、無関連にされ
たビツトの９個の群の各々について１つのパリテ
イ・ビツトを発生させる。かくて、出力線５０ａ
は、シフタ／コンバータ１４の入力バス１３の上
に始めに現われた８個のバイトから取られたゼ
ロ・ビツトの全てを搬送する。

これらの８個のビツトはパリテイ発生器５２ａ
によつて加算され、桁上りは放棄される。もしそ
の結果がゼロ又は偶数であれば、それに１が加え
られ、再グループ化された８ビツトのためのパリ
テイ・ビツトとなる。これは、奇数パリテイの慣
行と一致を保つ。逆に、加算結果が１であれば、
パリテイ・ビツトはゼロへ固定される。いずれの
場合にも、発生されたパリテイ・ビツトは、パリ
テイ発生器５２ａの出力線５４ａの上に現われ
る。他のビツト群（パリテイ・ビツトのための群
を含む）に対するパリテイ・ビツトも、同様に発
生され、それぞれ出力線５４ｂ―５４ｉ上に置か
れる。

次に、発生された９個のパリテイ・ビツトは排
他的OR（XOR）回路の木５６の入力へ与えられ
る。木５６は、それに対する入力線５４ａ―５４
ｉの全てのパリテイが奇数である時にのみ、線５
８上に高の論理出力を発生する。木５６は、一連
のXORゲートを含み、これらゲートはカスケー
ド状に接続されて木（tree）を形成する。それは
第３図では図を簡単にするため単一の素子として
示されているが、必要な数のXORゲートがグル
ープになつているものと理解されたい。従つて、
木５６への入力信号は、実際には対になつてお
り、複数の排他的ORゲートへ入力される。その
結果も対になつており、それが他のXORゲート
へ送られる。このステツプが必要なだけ繰返され
て、木５６への入力の全数が使用される。次に、
元のデータの72ビツトの全ての出力パリテイ信号
が、木５６の出力５８に現われる。従つて、発生
されたパリテイ信号の全てをカスケード状に接続
した結果は、無関連にされたビツトのために発生
されたパリテイ信号が、奇数ビツトの変更を表わ
すかどうかを示すパリテイ信号である。勿論、偶
数の補償的エラーは検出されない。

次に、木５６の出力信号はラツチ６０へ送られ
る。その出力線６２は、木５６の出力値を表わ
す。もし出力線６２が論理１であれば、これは、
奇数パリテイの約束に基き、パリテイ・エラーが
発生したことを意味し、適当な警報を与えること
ができる。もしパリテイの約束として、偶数パリ
テイが選択されたならば、線６２上の結果のパリ
テイ信号は、パリテイが正しい時、論理１へセツ
トされる。当業者にとつて、無関連にされたビツ
トのパリテイを決定する上記の構成は、奇数のビ
ツトが変更された時にのみ有効に働くことがわか
るであろう。偶数のエラーは、相互の効果を打消
してしまうからである。代替方法として、木５６
の出力５８は、適当な比較器６４によつて、正し
いパリテイを表わす信号６６と比較することがで
きる。それによつて、結果のパリテイ信号が正し
いかどうかを決定することができる。もしそれが
正しくなければ、その旨を示す信号が比較器６４
の出力線６８上に発生され、その信号を警報のた
めに使用することができる。

【図面の簡単な説明】

第１図は典型的なマイクロプログラム制御デー
タ処理システムであつてデータ・シフタ／コンバ
ータがその動作要件に適するようにデータ形式を
変更するものの機能ブロツク図を示し、第２図は
第１図のシステムで使用されるデータ・シフト兼
フオーマツト変換装置の機能ブロツク図を示し、
第３図は本発明に従つてパリテイを決定するビツ
ト発生手段及び論理回路手段を示す機能ブロツク
図を示す。 ５２ａ〜５２ｉ……パリテイ発生器、５６……
排他的ORの木、６０……ラツチ、６４……比較
器。

Claims (1)

【特許請求の範囲】
1. １ データ処理システムの中で処理される多バイ
   ト・データのパリテイを検査する装置にして、そ
   れぞれのデータ・バイトが所定のパリテイ方式に
   従つて発生されたパリテイ・ビツトをする複数の
   データ・バイトを搬送する多バイト・データ・バ
   スと、該多バイト・データ・バスからデータ・バ
   イトを受取り、パリテイ・ビツトがそれと関連し
   たデータ・バイトと無関連になるような態様で動
   作することによつてパリテイ・ビツトのついてい
   ないデータ・バイトを出力するバイト・シフト回
   路と、該バイト・シフト回路から出力されたデー
   タ・バイト及び元のパリテイ・ビツトを受取り、
   上記所定のパリテイ方式に従つて、上記バイト・
   シフト回路から出力された各データ・バイトのた
   めに新しいパリテイ・ビツトを発生する回路と、
   上記新しいパリテイ・ビツトを受取つてそれらを
   比較し、かつ上記所定のパリテイ方式に従つて、
   上記多バイト・データ・バスから上記バイト・シ
   フト回路へ通されたデータのパリテイを示す出力
   信号を発生する回路とを具備するパリテイ検査装
   置。