JPS6220581B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はフエツチ予告機能を有さないマイクロ
プロセツサ用のフエツチ予告装置に関する。

ロジツク・アナライザ、特にステート及びタイ
ミング解析機能を有するロジツク・アナライザ
は、マイクロプロセツサを基本として開発された
製品を含めたマイクロプロセツサ・システムにお
いて、ハードウエア及びソフトウエアの問題点を
突き止めるのに非常に有効である。種々の市販の
マイクロプロセツサの特性の違いにより、電子工
業分野ではパーソナリテイ・モジユールと名付け
られた特殊なデータ取込みモジユールが、ロジツ
ク・アナライザと各マイクロプロセツサ間のイン
ターフエースとして用いられている。即ち、各パ
ーソナリテイ・モジユールは基本的にはハードウ
エア・インターフエースであり、このインターフ
エースはロジツク・アナライザの入力パラータを
特定のプロセツサの限定された特性、例えば制御
線の定義、並びにアドレス線、データ線及び制御
線のピン配列に適合させている。また、パーソナ
リテイ・モジユールは、本来ロジツク・アナライ
ザ用のデータ取込み回路なので、特定のデータ・
クオリフアイア（特定の信号が入力されたときの
みデータを取込む回路）を構成することが可能で
あり、ロジツク・アナライザはクオリフアイ（識
別）されたデータのみをサンプルし、容量の制限
された取込みメモリに記憶する。データがロジツ
ク・アナライザに取込まれると、そのデータは、
特定のプロセツサのデイスアセンブリ（アセンブ
リの逆で機械言語のプログラムを記号言語のプロ
グラムにする）されたニモニツク（おぼえやすい
ラベル）により、又はロジツク・アナライザが可
能な他の表示フオーマツトにより表示される。

マイクロプロセツサの命令をオペコード
（opcode：操作符号）・ニモニツクに適当にデイ
スアセンブリするのを容易にし、デイスアセンブ
ルされたニモニツク・データを表示するには、ま
ず第１に、命令のフエツチ（取出し）をオペラン
ド（演算数）の読取りから区別するのが必要であ
る。そして、データ識別が行なわれ、適当なデー
タのみが取込みメモリに記憶される。特に、6809
型等のマイクロプロセツサはフエツチ予告機能を
具えておらず、取込みメモリに所望情報と共に、
かなりの量の不要又は区別できない情報が記憶さ
れる。よつて、一連のマイクロプロセツサ命令に
おいて、オペコードのフエツチを予告する必要が
ある。

したがつて、本発明の目的はロジツク・アナラ
イザ用の6809型マイクロプロセツサ等のパーソナ
リテイ・モジユールに用いる新規なフエツチ予告
装置（ステート・マシン）の提供にある。

本発明の特徴は複数バイトのオペコードをデコ
ードし、それらを基本にしてフエツチを予告する
ことである。

本発明の他の特徴は不規則なオペコードの後
に、フエツチ予告ステート・マシンを自動的に再
同期させることである。

当業者には本発明の他の目的、特徴及び利点が
添付図面を参照した以下の詳細な説明より明らか
であろう。

本発明は、フエツチ予告機能がない6809型等の
マイクロプロセツサの一連の命令において、オペ
コードのフエツチを予告するフエツチ予告装置
（ステート・マシン）である。以下、フエツチ予
告機能のないマイクロプロセツサとして6809型を
代表させる。予告されたフエツチは１つ以上の制
御信号の形式で示され、この制御信号がロジツ
ク・アナライザのワード・リコグナイザ（複数ビ
ツトのワードから所望カードを検出する回路）部
に供給され、データが取込みメモリに加わるよう
にする。すべての6809型のマイクロプロセツサ命
令を実行するには所定のクロツク・サイクル数が
必要なことに鑑み、次のオペコードのフエツチま
でのクロツク・サイクル数を現在の命令から決定
する。フエツチ予告ステート・マシンはマイクロ
プロセツサ・バスを受動的にモニタし、連続した
３バイト分のラツチ及びデコード（復号）を行な
つて、オペコードのフエツチとしての次のデー
タ・バス読取りのラベルを付す前にどの位待機す
るかを決定する。次の命令まで待機するサイクル
数を表わす多くのデコーダ表によりプログラムさ
れたリード・オンリ・メモリがデコーダとして用
いられる。デコードされたサイクル数は必要に応
じて第１カウンタ（CNTR１）及び第２カウンタ
（CNTR２）にロードされる。次にカウンタはそ
れらの最終値まで順次増分（INC）されて、フエ
ツチ線は現在のサイクルがフエツチ状態であるこ
とを示す。

デコードされた命令の形式により、フエツチ予
告ステート・マシンを通過する正しい信号路を決
定する。特定の命令を実行するのに必要なプロセ
ツサのクロツク・サイクル数を決定するため、連
続した３バイトを全部デコードする必要がある。
オペコードの第１バイトをデコードして、次のバ
イトをデコードする必要があるか否かを決定す
る。このデコードは命令の形式を判断し、標準形
式の命令の場合、命令の全クロツク・サイクル数
を決定する。複数バイト命令の場合、第１バイト
はクロツク・サイクルのサブトータルを定義し、
このサブトータルは次のバイトをデコードして判
る必要なサイクルの残りに加算される。第１バイ
トのデコードにより、種々のフラグ・ビツトがフ
ラグ・ラツチにセツトされる。これらのビツト
は、現在の命令の次のバイトをデコードするのに
必要ないくつかの異なるデコーダ表の１つを指摘
する。フエツチ予告ステート・マシンの次の状態
は、現在の状態と種々の入力変数との論理的組合
せにより決まる。ステート・マシン・クロツクは
マイクロプロセツサ・クロツクから得るが、この
ステート・マシン・クロツクは書込みサイクル、
無効なメモリ・アドレス・サイクル及び特定の他
のサイクル期間中禁止される。これらのサイクル
でステート・マシンをクロツクしないことによ
り、これらのサイクル数はステート・マシンに判
断され、これらのサイクルが無視される。

本発明を理解し易くするため、まずフエツチ予
告ステート・マシン（フエツチ予告器）と、ロジ
ツク・アナライザのデータ取込みシステムの他の
部分との関係を説明する。第１図のブロツク図に
おいて、パーソナリテイ・モジユール１０は被試
験システム（SUT）１２及びロジツク・アナラ
イザ１４間に接続されている。パーソナリテイ・
モジユール１０をSUT１２のマイクロプロセツ
サ・ソケツトにプラグ・インし（接続し）、SUT
１２から取外した6809型マイクロプロセツサ１６
をパーソナリテイ・モジユール１０のゼロ・イン
サーシヨン・フオースと呼ばれるソケツトにプラ
グ・インする。この結果、パーソナリテイ・モジ
ユール１０をSUT１２のマイクロプロセツサ・
バスに接続したことになる。ロジツク・アナライ
ザ１４は好適には、内蔵された取込みメモリの内
容を表示する陰極線管表示装置を有する従来のロ
ジツク・ステート・アナライザである。パーソナ
リテイ・モジユール１０はマイクロプロセツサ１
６の外に、緩衝駆動器１８、アドレス信号線、デ
ータ信号線、クロツク信号線及び制御信号線も含
み、ロジツク・アナライザ１４がデータを取込め
るようにする。緩衝駆動器１８及びロジツク・ア
ナライザ１４との間の信号線の制御線部分には、
制御ロジツク及びフエツチ予告器２０が設けられ
る。パーソナリテイ・モジユール１０は、選択し
たマイクロプロセツサがSUT１２内に設けられ
ているが如く、ロジツク・アナライザに有効なア
ドレス線、データ線、制御線及びクロツク線と共
に動作するのを可能にする。更にパーソナリテ
イ・モジユールはロジツク・アナライザの標準構
成（フオーマツト）において、6809型マイクロプ
ロセツサに個有の判断を行ない、更に特定の情報
を設定する。この情報は取込まれた情報のニモニ
ツク・デイスアセンブリ及び表示の一般化を助け
る。フエツチ予告器で発生したフエツチ信号はロ
ジツク・アナライザのワード・リコグナイザ部に
供給され、命令フエツチにおいてトリガ及びデー
タ識別を可能にする。

第２図は本発明によるフエツチ予告器（ステー
ト・マシン）及びこのフエツチ予告器に関連した
制御ロジツクの一部のブロツク図である。ここで
の説明及び第３図の流れ図に用いた略語は、この
発明の詳細な説明の欄の最終に記載した表Ａ
「6809型マイクロプロセツサの命令設定ニモニツ
ク」に定義している。

ステート・クロツク発生器３０は6809型マイク
ロプロセツサからクロツク信号Ｅを受け、フエツ
チ予告器用にクロツク信号SCLKを発生すると共
に、ロジツク・アナライザ用に出力クロツク信号
CLKを発生する。このクロツク信号CLKによ
り、ロジツク・アナライザがマスタ・ステート・
クロツクを発生する。後述より、ステート・クロ
ツク信号SCLKが特定の条件下で中断又は禁止さ
れることが判る。

データ・ラツチ３２はサイクル・デコーダ・プ
ログラマブル・リード・オンリ・メモリ
（PROM）３４用に、マイクロプロセツサ・デー
タ・バスからの８ビツトのオペコードDA₀―DA₇
を受けて、ラツチする。この実施例において、入
力DA₀―DA₇はSCLK信号の立上り部分でラツチ
される。サイクル・デコーダPROM３４は2Kワ
ード（１ワードが８ビツト）のEPROMであり、
７つのデコーダ表を記憶している。これらの表
は、各6809用命令を実行するのに必要なクロツ
ク・サイクル数を示している。この実施例におい
て、これらの表はモトローラ6809型マイクロプロ
セツサ・マニユアルに記載された情報から作成さ
れた。データ・ラツチ３２からの信号線のラツチ
された８ビツトのオペコードはPROM３４により
デコードされる。出力CT₀―CT₃のデコードされ
た情報はカウンタ手段である第１カウンタ
（CNTR₁）３６及び第２カウンタ（CNTR₂）３８
に増分値を伝える。カウンタ３６及び３８に遅延
するサイクル数の補数がロードされ、16進コード
でＥ又はＦに増分される。F₀―F₂線は種々のフ
ラグ・ビツトの状態をフラグ・ラツチ４０に供給
する。これらの状態はSCLK信号の立ち上り部分
で、フラグ・ラツチ４０の出力にクロツクされ
る。フラグ・ラツチ４０の出力は入力／出力形成
ロジツク回路４２に接続されると共に、サイク
ル・デコーダPROM３４の入力アドレス線として
作用する。サイクル・デコーダPROM３４はこれ
らアドレス入力を用いて、PROM内のいくつかの
異なるデコーダ表の１つを指摘する。これらの表
は、現在の命令の次のバイトをデコードするのを
助ける。不規則オペコード（）信号線はサイ
クルデコーダPROM３４の１つの出力線であり、
デコードされた最後のオペコードが不規則オペコ
ードであつたことを示す。この信号は入力／出力
形成ロジツク回路４２からロジツク・アナライザ
への線を「低」レベルとするが、スクリー
ン表示装置用のフアームウエアでは「高」レベル
に反転する。よつてデータ・ラツチ３２、サイク
ル・デコーダPROM３４及びフラグ・ラツチ４０
はデコード手段を構成する。

第１及び第２カウンタ３６及び３８は設定され
たサイクル数に追従し、次の命令サイクルがフエ
ツチであることを示す。このフエツチであること
を示すため、第１カウンタ３６は計数信号CNT₁
＝Ｆを発生し、第２カウンタ３８は計数信号
₂＝を発生する。これらの信号は入力／出
力形成ロジツク回路４２により利用される。サイ
クル・デコーダPROM３４からの信号線CT₀―
CT₃は、次の命令を実行する前に、現在の命令に
必要なサイクル数を示す情報を伝送する。入力／
出力形成ロジツク回路４２からのロード・カウン
タ信号₁及び₂によりカウンタ３６
及び３８はCT₀―CT₃情報をラツチする。SCLK
信号により、カウンタ３６及び３８はそれら最終
計数値、即ちCNT₁＝Ｆ及び₂＝に達する
まで増分する。

スキツプ・ステート・クロツク回路４４はステ
ート・クロツク発生器３０用に信号を発生
する。この信号はSCLKクロツクの発生を１サイ
クル禁止する。スキツプされたサイクルに続くサ
イクルは、スタツクからデータ・バスに出力され
た状態コードに対応するスキツプ・ステート・ク
ロツク回路４４は割込み（RTI）デコーダ４６の
RTI信号からの戻り（リターン）に応答する。ス
テート・クロツク発生器３０からのクロツク信号
は内部のフリツプ・フロツプを介してRTI
信号をクロツクし、信号を禁止する。RTI
信号は割込み命令からの戻りがいつ生じたかを示
す。信号Ｄ及びＦ０が「高」レベルで、信号Ｆ１
及びＦ２が「低」レベルのときに、RTI信号は能
動状態となる。

プレゼント・ステート・ラツチ５０はフエツチ
予告ステート・マシンの現在の状態を保持する。
SCLK信号の立上り部分で、NEXTX，NEXTY及
びNEXTZの値がラツチ５０にロードされ、新し
い現在状態となる。割込み認知（）信号が供
給されると、ラツチされた値がクリアされ、ステ
ート・マシンを第３図の状態Ａに戻す。ステー
ト・マシンが任意の状態のとき、信号が発生
するので、フエツチ予告器を再同期できる（常
に、フエツチは信号後の２サイクルに引続
く）。プレゼント・ステート・デコーダ５２は３
線―８線デコーダであり、ステート・マシンの各
状態に対応する別個の出力線を有する。これら出
力は入力／出力形成ロジツク回路４２を簡略化す
る。入力／出力形成ロジツク回路４２は所望の入
力及び出力に応じてブール代数式から求めた個別
ロジツク・ゲートの組合せである。入力形成ロジ
ツク部は現在の状態、並びにCNT₁＝Ｆ，₂
＝Ｅ，PAGE2/3フラグ、OP₊フラグ、IOC及び
＃OPCYCLES＝Ｆの如き入力変数のロジツク的
な組合せから、次の状態を発生する。出力形成ロ
ジツク部は、現在の状態及び上述の入力変数のロ
ジツク的な組合せにより、ステート・マシンの出
力を形成する。この出力は₁，
INCCNT₁，₂，INCCNT₂，，
₂及びである。なお、入力／
出
力形成ロジツク回路４２、ラツチ５０及びデコー
ダ５２はロジツク制御手段を構成する。

SUTからのいくつかの状態信号及びすべての
アドレス信号が入力緩衝器及び検出器回路網６０
に供給されて、ロジツク・アナライザ、ステー
ト・クロツク発生器３０及びフエツチ付勢（イネ
ーブル）ロジツク回路６２用のいくつかの制御信
号を発生する。＋信号は検出器回路
網６０のDMA又は無効（DEAD）サイクル検出
部により発生され、無効サイクルの存在又はバス
が他の制御器に利用されているのを示すのに有効
である。SUTからのバス利用（BA）線が「高」
レベルで、このBA信号の「高」レベルから
「低」レベルの遷移に追従するクロツクＥの１サ
イクル中、＋線は「低」レベルに定
義される。このクロツクＥの１サイクルは、
DMA伝送の終了及び同期識知サイクルに追従す
る無効サイクルである。読出し―書込み（Ｒ／
）信号はSUTから回路網６０の入力緩衝部を
介して得られる。有効メモリ・アドレス
（VMA）信号は回路網６０のVMA検出回路部で
発生される。アドレス・バスの状態がFFFFのと
き、バス・ステータス（BS）がゼロに等しいと
き、又は読出し動作を示すＲ／＝１のとき、無
効メモリ・アドレスが存在する。回路網６０の
VMA検出部は更にフエツチ付勢ロジツク回路６
２用のADO及びFFFE＋FFFF信号を発生する。
回路網６０の割込み認知検出部はフエツチ付勢ロ
ジツク回路６２及びプレゼント・ステート・ラツ
チ５０用の信号を発生する。BS信号が
「高」レベルでBA信号が「低」レベルのとき
信号が発生する。フエツチ付勢ロジツク回路６２
はロジツク・アナライザに命令フエツチ・サイク
ル（）及び＋₂信号を供給する。

信号は命令フエツチ・サイクル（フエツチ―１）
が生じたことを示す。＋₂信号は命令フエ
ツチ・サイクルを示し、ここで命令の第１バイト
（フエツチ―１）又は次のバイト（フエツチ―
２）がフエツチされる。即ち、フエツチ予告器は
クロツクのエツジ（縁）のときにフエツチを予期
し、このクロツクのエツジがロジツク・アナライ
ザのメモリにフエツチしたデータをラツチするの
で、対応するメモリの読出しには取込みメモリ内
のフエツチとしてラベルを付すことができ、デイ
スアセンブルされたニモニツクは他の情報と共に
ロジツク・アナライザのスクリーンに表示され
る。及び信号が（フエツチ付
勢ロジツク回路６２の内部に）供給され、FFFE
信号が供給されないとき、信号が発生する。
第１信号であるはフエツチ予告器の入
力／出力形成ロジツク回路４２から出力される。
この信号はフエツチ予告ステート・マシンの１つ
の完全なシークエンンス（順序）の最後を示すと
共に、引続くサイクルがフエツチであることを示
す。ステート・マシンの次のサイクルの準備にお
いて、フラグがクリアされる。6809型マイクロプ
ロセツサがリセツト・シークエンスの間、FFFE
信号は無関係なフエツチの予告を除外するように
デコードされる。信号が「低」レベルの
とき、この信号は、マイクロプロセツサが有効な
読出しを行なつていることを示す。この読出しが
行なわれているとき、VMA信号、Ｒ／信号、
信号及び＋信号はすべて「高」
レベル状態である。よつて、プロセツサは有効メ
モリ・サイクルであり、メモリの内容を読出し、
割込み認知又はDMA又は無効サイクルではな
い。

＋₂信号はフエツチ―１又はフエツチ―
２であることを示す。この状態は、₂によ
り予告され、プロセツサが追従転送、即ち書込
み、無効メモリ・サイクル、割込み認知、
DMA、無効サイクル、又はFFFE信号からのア
クセスのいずれも行なつていないときに生じる。
上述の如く、フエツチ―１又はフエツチ―２のサ
イクルを示す₂信号はフエツチ予告器によ
り発生される。

上述はフエツチ予告器の各部及び動作を説明し
た。6809型マイクロプロセツサの命令を実行する
には所定のクロツク・サイクル数が必要なので、
次のオペコード・フエツチまでのクロツク・サイ
クル数は現在の命令から判る。フエツチ予告器は
連続した３バイトをデコードして、次のデータ・
バスの読出しをオペコード・フエツチとしてラベ
ルを付す前にどれ程待機するかも決定するため、
命令を実行するのに必要なクロツク・サイクル数
を決める。6809型マイクロプロセツサが１バイト
命令に遭遇すると、このマイクロプロセツサは次
のバイトを常態としてプリフエツチする。マイク
ロプロセツサが１バイトの命令を実行すると、プ
リフエツチされたバイトが処分される。これら処
分されたプリフエツチは取込みメモリにおいて読
出しサイクルとして現われる。命令形式はデコー
ドされるバイト数に応じて分類されているので、
１命令当りの全クロツク・サイクル数が定義され
る。この情報はマイクロプロセツサ・プログラミ
ング・マニユアル、例えばモトローラ6809型マイ
クロプロセツサ・プログラミング・マニユアルか
ら得られる。種々の入力変数と組合せてデコード
された命令の形式により、フエツチ予告ステー
ト・マシンを通過する正しい信号略を決定する。
オペコードの第１バイトをデコードして、次のバ
イトをデコードする必要があるか否かを決定す
る。これにより命令形式を決定し、標準形式の命
令の場合は１命令当りのクロツク・サイクルの総
数を定義する。複数バイト命令の場合、第１バイ
トにより、クロツク・サイクルの可変数（次のバ
イトをデコードして決まる）に加算されるべきク
ロツク・サイクルの最小数を定義する。このサイ
クル数を２個のプリセツト可能なカウンタ３６及
び３８に蓄積する。これらカウンタはマイクロプ
ロセツサが任意の与えられた命令を実行するのに
必要なクロツク・サイクル数に内部的に追従す
る。次に各カウンタがその計数の最終値まで増分
すると、ステート・マシンはフエツチを予告す
る。引続くクロツク・サイクルは6809型マイクロ
プロセツサのフエツチである。上述の如く、フエ
ツチ予告器はフエツチをロジツク・アナライザに
ラツチするクロツク・エツジにおいてフエツチを
予期するので、対応するメモリ読出しを取込みメ
モリ内のフエツチとしてラベルを付し、デイスア
センブルされたニモニツクを他の情報と共にロジ
ツク・アナライザに表示する。この情報はトリガ
及びデータ取込みにも用いられる。

第３図はフエツチ予告器の流れ図を示す。この
図においてＹ及びＮは夫々肯定及び否定を表わ
す。この流れ図に示す如く、（第３図では
IAK）である割込み認知信号によれば、フエツチ
予告器を6809型マイクロプロセツサに都合よく同
期できる。割込みサービス・ルーチンの第１命令
のフエツチは常に信号検出後の３サイクルに
続くので、ステート・マシンは常に状態Ａにジヤ
ンプする。ステート・マシンが任意の状態で、リ
セツト及び対応する信号が発生する。よつて
フエツチ予告ステート・マシンのすべての状態で
信号はテストされる。特定の入力変数に応じ
て状態Ｄ又はＦにおいてデータ・バスをラツチす
ることのみ必要であるが、このデータ・バスはす
べての状態において、有効な実行内容としてラツ
チされる。状態Ｄ又はＦにおいて不規則なオペコ
ード（IOC）がデコードされると、ステート・マ
シンは状態Ｄに戻り、再同期を試みる。ステー
ト・クロツク発生器３０は書込み、VMA、無効
（DEAD）、DMA又は同期認知サイクルにおいて
禁止される。特にスタツク書込み動作の場合、書
込みをクロツクしないことにより、時間までのサ
イクル数が減少する。無効メモリ・アドレス・サ
イクルをクロツクしないことにより、時間までの
クロツク数を減少させ、更に、もはや分岐動作が
行なわれるか否かを知る必要がない。無効、
DMA又は同期認知サイクルにおいてステート・
マシンをクロツクしないことにより、これらサイ
クル数はステート・マシンに伝わる。従つて、現
在の命令の完了に引続く次のサイクル用に予告さ
れたフエツチは、任意数の無効DMA又は同期認
知サイクル数の完了に直ちに引き続くまで、禁止
される。

標準命令 標準単一バイト・オペコードの場合、サイクル
数は状態Ｄにおいてデコードされ、カウンタ３６
（CNTR₁）にロードされる。命令が２サイクル命
令（最短）の場合、Ｆがカウンタ３６
（CNTR₁）にロードされる。そうでなければ、時
間までのサイクル数の完了から２を減算したもの
がカウンタ３６（CNTR₁）にロードされる。検出
されたオペコードが不規則でないと仮定すると、
次の状態はＥとなる。カウンタ３６がＦに等しい
（CNTR₁＝Ｆ）と、命令フエツチ・サイクル
信号が発生し、次の状態はＤとなる。そうでなけ
れば、カウンタ３６はＦまで増分し、信号発
生前の時間まで多くのサイクルが必要となる。

標準＋命令 標準＋命令はデコードされるべき２バイトを有
する。状態Ｄにおいて、第１バイトがデコードさ
れ、カウンタ３６にロードされる。次にオペコー
ド・プラス・フラグが設定され、状態Ｆに進む前
に、信号及び＋₂信号（次のフエツ
チ・バイト）が発生する。オペコード・プラス・
フラグ・ビツトがサイクル・デコーダPROM３４
の高位桁のアドレス線に帰還するので、新しいデ
コード表がアドレスされ、第２バイトをデコード
する。オペコード・プラス・フラグは常に設定さ
れているので、オペコード・サイクル数がＦに等
しくないとき、ステート・マシンは分岐してカウ
ンタ３８をロードし、状態Ｇに進む。オペコード
のサイクル数がＦに等しいか否かを試験する理由
は、最短の２バイト命令のサイクル数を超過しな
いように、ステート・マシン全体の時間を最小に
するためである。状態Ｇにおいて、Ｅ（₂
＝Ｅ）に達するのに必要なサイクルだけ、カウン
タ３８は増分され、その後ステート・マシンは状
態Ｅに進む。状態Ｄに戻る前に、再びカウンタ３
６はＦまで増分され、信号が発生する。

ページ２又はページ３命令 これらの形式の命令の場合、第２バイトをデコ
ードする必要があることを第１バイトがまず示
す。状態Ｄにおいて、カウンタ３６はロードされ
ているが、この値は無視される。ページ２又はペ
ージ３フラグ・ビツトが設定され、一方、状態Ｆ
以前に信号及び＋₂信号が発生する
。
フラグ・ビツトを設定するため、再び新しい表が
アドレスされる。これらフラグ・ビツトが設定さ
れ、オペコード・プラス・フラグ・ビツトが発生
しないので、カウンタ３６は第２表の値を再ロー
ドする。これはオペコード・プラス（標準＋）命
令ではないので、上述と同様に、ステート・マシ
ンは状態Ｅに進み、カウンタ３６をＦまで増分す
る。

ページ２＋又はページ３＋命令 これらの命令形式では、３バイトをデコードす
る必要がある。第１バイトはページ２命令かペー
ジ３命令かのみを示すと共に、ページ２又はペー
ジ３フラグ・ビツトを設定する。再びカウンタ３
６を設定し、状態Ｄにおいて無視する。オペコー
ド・プラス・フラグが設定されないので、状態Ｆ
においてページ２又はページ３フラグ・ビツトに
よりアドレスされたサイクル・デコード表がカウ
ンタ３６にロードされる。しかし、デコードされ
た第２バイトはこの命令がオペコード・プラス形
式であることを示し、その結果、状態Ｆに戻る前
に、オペコード・プラス・フラグを設定する。ペ
ージ２又はページ３フラグ・ビツトと共に、今度
はオペコード・プラス・フラグ・ビツトも設定さ
れるので、第３サイクル・デコーダ表がアドレス
され、その出力値がカウンタ３８にロードされ
る。再び、状態Ｇでカウンタ３８がＥまで増分さ
れ、引続き状態Ｅでカウンタ３６がＦまで増分さ
れる。上述の如く信号が発生する。

RTI命令 RTI命令に必要なサイクル数は、スタツクされ
た状態コード・レジスタのＥビツトが設定される
か否かによる、状態Ｄにおいて、カウンタ３６は
設定されなかつたＥビツトに対応するサイクル数
をロードし、状態Ｆに進む前にRTIフラグ・ビツ
トが設定される。状態Ｆにおいて、RTIフラグ・
ビツトの機能により新しいサイクル・デコーダ表
がアドレスされ、状態コードがスタツクから取出
され、デコーダPROMの８本の下位アドレス線に
供給される。従つて、Ｅビツトが設定されたと
き、状態コード・レジスタのＥビツトは、必要な
付加サイクルの正しい数を含んだデコーダ表のそ
の部分をアドレスする。ページ２及びページ３フ
ラグ・ビツトが設定されていないので、この数は
カウンタ３８にロードされる。状態Ｇ及びＥにお
いて、信号を出力する前に、上述の如くカウ
ンタ３８及び３６はそれらの最終値まで増分され
る。

PUL命令 PUL形式の命令は状態Ｄにおいて、カウンタ
３６にロードされ、PULフラグ・ビツトを設定
する。状態Ｆにおいて、PULオペランドはPUL
フラグ・ビツトとの組合せにより、カウンタ３８
にロードする適当な値をアドレスする。上述の如
く、状態Ｇ及びＥが引続く。PUL無（Nothing）
命令は３サイクルを必要とする有効なオペコード
である。

表―Ａ（6809型マイクロプロセツサの命令設定
ニモニツク） 命 令 内 容 ABX：アキユムレータ（累算器）Ｂの内容をイ
ンデクス・レジスタＸの内容に加算 ADC：メモリの値をキヤリーと共にレジスタに
加算 ADD：メモリの内容をレジスタの内容に加算 AND：メモリ内容の論理和結果をレジスタに入
れる ASL：左算術シフト ASR：右算術シフト BCC：キヤリーがクリアされていれば分岐 BCS：キヤリーがセツトされていれば分岐 BEQ：等しいならば分岐 BGE：ゼロよりも大きいか等しいなら分岐 BGT：より大きければ分岐 BHI：より大きいならば分岐 BHS：大きいか等しいなら分岐 BIT：ビツト・テスト BLE：ゼロより小さいか等しいなら分岐 BLO：より小さければ分岐 BLS：より小さいか等しいなら分岐 BLT：ゼロより小さいなら分岐 BMI：負なら分岐 BNE：等しくなければ分岐 BPL：正なら分岐 BRA：無条件分岐 BRN：非分岐 BSR：サブルーチンへ分岐 BVC：オーバーフロー・フラグがクリアされて
いれば分岐 BVS：オーバーフロー・フラグがセツトされてい
れば分岐 CLR：クリア CMP：レジスタとメモリの内容を比較 COM：１の補数化 CWAI：状態コードをクリアして割込み待機 DAA：アキユムレータＡの10進加算補正 DEC：デクリメント EOR：排他的論理和 EXG：レジスタの交換 INC：インクリメント（増分） JMP：実効アドレスにジヤンプ JSR：実効アドレスのサブルーチンにジヤンプ LD：メモリの内容をレジスタにロード LEA：実効アドレスのロード LSL：論理左シフト LSR：論理右シフト MUL：アキユムレータ同士の乗算 NEG：２の補数化 NOP：無動作 OR：レジスタとメモリの内容の論理和 PSH：レジスタの退避 PUL：レジスタの復帰 ROL：左回転 ROR：右回転 RTI：割込みからの復帰 RTS：サブルーチンからの復帰 SBC：ボローと共に減算 SEX：２の補数拡張 ST：レジスタの内容をメモリに格納 SUB：レジスタの内容からメモリの内容を減算 SWI：ソフトウエア割込み SYNC：外部事象との同期 TFR：レジスタ間のデータ転送 TST：テスト 上述は本発明の好適な実施例について説明した
が、当業者には本発明の要旨を逸脱することなく
種々の変形変更が可能なことが明らかであろう。
例えば、好適な実施例では6809型マイクロプロセ
ツサに関連してフエツチ予告について説明した
が、本発明は他のマイクロプロセツサ・システム
にも同様に適用できる。

【図面の簡単な説明】

第１図はロジツク・アナライザのデータ取込み
システムにおけるフエツチ予告器と他の部分との
関係を示すブロツク図、第２図は本発明によるフ
エツチ予告ステート・マシンの詳細なブロツク
図、第３図は第２図の動作を説明する流れ図であ
る。 ３０…ステート・クロツク発生器、３２…デー
タ・ラツチ、３４…サイクル・デコーダPROM、
３６，３８…カウンタ、４０…フラグ・ラツチ、
４２…入力／出力形成ロジツク回路、５０…プレ
ゼント・ステート・ラツチ、５２…プレゼント・
ステート・デコーダ。

Claims (1)

【特許請求の範囲】
1. １ マイクロプロセツサに結合し、各命令を実行
   するのに必要なクロツク・サイクル数に上記マイ
   クロプロセツサの命令データをデコードするデコ
   ード手段と、上記クロツク・サイクル数を計数
   し、オペコードのフエツチを示す信号を発生する
   カウンタ手段と、上記デコード手段からの情報及
   び上記カウンタ手段からの信号に応じてフエツチ
   信号を発生するロジツク制御手段とを具えたマイ
   クロプロセツサ用フエツチ予告装置。