JPS62206686A - バ−コ−ドリ−ダ - Google Patents

バ−コ−ドリ−ダ

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Publication number
JPS62206686A
JPS62206686A JP61048431A JP4843186A JPS62206686A JP S62206686 A JPS62206686 A JP S62206686A JP 61048431 A JP61048431 A JP 61048431A JP 4843186 A JP4843186 A JP 4843186A JP S62206686 A JPS62206686 A JP S62206686A
Authority
JP
Japan
Prior art keywords
microprocessor
count value
counter
bar code
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61048431A
Other languages
English (en)
Inventor
Yasutsugu Mihara
康嗣 三原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61048431A priority Critical patent/JPS62206686A/ja
Publication of JPS62206686A publication Critical patent/JPS62206686A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ入力装置に関し、特にバーコードリーダ
に関する。
〔従来の技術〕
バーコードリーダは、線幅や線間隔の違いを組み合わせ
ることによって表されたバーコードを光学ヘッドでスキ
ャンして読み取るものである。
従来、この種のバーコードリーダはマイクロプロセッサ
により制御されているものが多く、しかも小型で手元に
置いて扱う必要があるため、上位装置とのインタフェー
スは、電源とグランド、及びシリアルデータ送出用の信
号線の数本しか用意されておらず、環境条件等に厳しい
所があ5る。
また、インタフェースは単純な制御になっているものが
多く、バーコードリーダ側の動作状態を上位装置側でセ
ンスすることは容易ではなく、また入力がないためにバ
ーコードリーダからデータを送って来ないのか、バーコ
ードリーダのマイクロプロセッサの暴走により正常に動
作しなくなったのかは上位装置側では把握できない。
〔発明が解決しようとする問題点〕
上述した従来のバーコードリーダは、外部からのノイズ
によって暴走した場合、上位装置側からは暴走したのか
どうかを知る手段がないため上位装置からリセットでき
ないという欠点があった。
本発明の目的は、障害を自動復旧できるバーコードリー
ダを提供することにある。
〔問題点を解決するための手段〕
本発明は、制御部にマイクロプロセッサを有するバーコ
ードリーダにおいて、前記マイクロプロセッサからのセ
ット信号により、カウント値が“θ″になる前に一定の
周期で所定のカウント値がセットされるダウンカウンタ
とミこのカウンタのカウンタ値“O”を検出する検出回
路とを有する暴走検出用タイマカウンタを備え、前記カ
ウンタのカウント値が“0”になったとき、前記検出回
路が前記マイクロプロセッサをイニシャライズするリセ
ット信号を発生することを特徴としている。
〔実施例〕
次に本発明の実施例について図面を参照して説明する。
第1図は本発明の一実施例を示す構成図である。
このバーコードリーダは、光の反射をアナログ電圧信号
に変換する光電変換部1と、変換された電圧の高低をデ
ジタルデータの“1”と“O”に変換するアナログデジ
タル変換部2と、デジタルデータになったバーコードシ
ンボルを認識するバーコードシンボル認識部3と認識結
果を上位装置に送出するインタフェース回路4と、内部
にマイクロプロセッサを有する制御部5とを備えている
。
以上の構成は従来のバーコードリーダと同じであるが、
本実施例では本発明の特徴である暴走検出用のタイマカ
ウンタ6をさらに備えている。このタイマカウンタは、
制御部5からのセント信号aにより、カウンタ値が“O
”になる前に一定周期であるカウント値をセットされ、
その値がカウントダウンされて、カウント値“0”にな
ったとき制御部5内のマイクロプロセッサをイニシャラ
イズするリセット信号すを発生するようになっている。
第2図は、タイマカウンタ6の構成を示す。このタイマ
カウンタは1、N進カウンタ(カウントダウン)7と、
カウンタの入力をプルアンプするためのプルアップ回路
8と、N進カウンタ7のカウント値“0”を検出して制
御部5内のマイクロプロセッサをイニシャライズするリ
セット信号すを発生するカウント値“0”検出回路9と
、N進カウンタ7へのクロックを発生するクロック発生
回路10とから構成されている。
、N進カウンタ7には、制御部5のマイクロプロセッサ
から、前述したセント信号aがロード信号として入力さ
れ、および電源ON時のリセット信号Cが入力される。
また、クロック互生回路10からはフリーランクロック
信号dが入力される。
以上の構成のバーコードリーダにおいて、正常時は制御
部5内のプロセッサによりN進カウンタフのカウント値
が“O″になる前にカランタフにロード信号aによりデ
ータNをセットするため、カウント値“0”検出回路9
はリセット信号すを発生せず、したがって制御部5がイ
ニシャライズされることはない。
外部からノイズ等の外乱が入って制御部5のマイクロプ
ロセッサが暴走等した時には、制御部5内のマイクロプ
ロセッサは、ロード信号aを使つてN進カウンタフにカ
ウント値Nを再セットするルーチンを通れなくなり、N
進カウンタフのカウント値は′O”となる。カウント値
が“0”となった時にカウント値“0”検出回路9が働
き、マイクロプロセッサのリセット人力すの信号がアク
ティブになり、マイクロプロセッサはイニシャライズさ
れ、電源ON時と同じルーチンを実行し始めることによ
□リバーコードリーダの読み取りが可能となる。
N進カウンタ7は0”となった後もカウントダウンを続
けており、次の“O″が来る前にイニシャルルーチンに
おいてカウンタをセットすれば正常動作に戻る。
〔発明の効果〕
以上説明したように本発明は、暴走検出用タイマカウン
タを設けることによりバーコードリーダが外乱ノイズ等
に暴走し読み取りが行えなくなった際も、マイクロプロ
セッサは自動的にイニシャライズを開始して、読み取り
を再開でき、障害を自動復旧できる効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例の構成を示すブロク図、 第2図はタイマカウンタの一例を示すブロク図である。 1・・・・・・光電変換部 2・・・・・・アナログデジタル変換部3・・・・・・
バーコードシンボル認識舒4・・・・・・インタフェー
ス回路 5・・・・・・制御部 6・・・・・・タイマカウンタ 7・・・・・・N進カウンタ 8・・・・・・プルアップ回路

Claims (1)

    【特許請求の範囲】
  1. (1)制御部にマイクロプロセッサを有するバーコード
    リーダにおいて、前記マイクロプロセッサからのセット
    信号により、カウント値が“0”になる前に一定の周期
    で所定のカウント値がセットされるダウンカウンタと、
    このカウンタのカウンタ値“0”を検出する検出回路と
    を有する暴走検出用タイマカウンタを備え、前記カウン
    タのカウント値が“0”になったとき、前記検出回路が
    前記マイクロプロセッサをイニシャライズするリセット
    信号を発生することを特徴とするバーコードリーダ。
JP61048431A 1986-03-07 1986-03-07 バ−コ−ドリ−ダ Pending JPS62206686A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61048431A JPS62206686A (ja) 1986-03-07 1986-03-07 バ−コ−ドリ−ダ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61048431A JPS62206686A (ja) 1986-03-07 1986-03-07 バ−コ−ドリ−ダ

Publications (1)

Publication Number Publication Date
JPS62206686A true JPS62206686A (ja) 1987-09-11

Family

ID=12803160

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61048431A Pending JPS62206686A (ja) 1986-03-07 1986-03-07 バ−コ−ドリ−ダ

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JP (1) JPS62206686A (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59117647A (ja) * 1982-12-24 1984-07-07 Hitachi Micro Comput Eng Ltd マイクロコンピュータ誤動作防止方式
JPS60138625A (ja) * 1983-12-27 1985-07-23 Toshiba Electric Equip Corp Cpuリセツト回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59117647A (ja) * 1982-12-24 1984-07-07 Hitachi Micro Comput Eng Ltd マイクロコンピュータ誤動作防止方式
JPS60138625A (ja) * 1983-12-27 1985-07-23 Toshiba Electric Equip Corp Cpuリセツト回路

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