JPS62208146A - デイジタル信号プロセツサメモリ管理ユニツトおよびその方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 関連の同時係属中の出願との相互参照 この出願に特に興味ある関連の同時係属中の出願は、１
９８６年３月４日出願の「単一／２元アクセス記憶装置
（Ｓｉｎｇｌｅ／　Ｄｕａｌ　−Ａｃｃｅｓｓ　Ｓｔｏ
ｒａｇｅＤｅｖ４ｃｅｖｌｃｅ　）　Ｊと題されかつこ
の出願の譲受人に譲渡された米国特許出願連続番号節８
３６．０２４号である。

発明の分野 この発明は一般にディジタル信号プロセッサおよび信号
処理システムに関し、かつ特にモジュラアーキテクチャ
の設計、実時間計算およびメモリベースのデータ操作の
ためのモノリシックディジタル信号プロセッサならびに
信号発生、分析および変更に関するものである。

発明の背景 信号処理は一般に、データの流れに関する実時間動作の
性能に関するものである。したがって、典型的な信号処
理応用は電気通信において、イメージ処理、スピーチ処
理および発生、スペクトラム分析ならびに音声処理およ
びフィルタを含むまたは生じる。これらの応用の各々で
は、データの流れは一般に連続的である。したがって、
信号プロセッサはデータの流れの最大速度で結果、「ス
ルーブツト」を生じなければならない。

従来アナログシステムおよびディジタルシステムの両方
は、多くの信号処理機能を行なうように利用されている
。アナログ信号プロセッサは典型的にはより高いスルー
ブツト速度を支持することが可能であるが、その長期間
の精度およびそれらが実行可能である機能の複雑性によ
り、一般に限定される。さらに、アナログ信号処理シス
テムは典型的には全く融通性のないかつて構成されたも
のであり、かつそれゆえにその最初の設計において予期
された単一の応用にのみ最良に適する。

ディジタル信号プロセッサは、もしアナログシステムに
おいて行なうのに非実用的に複雑でないならば、非常に
困難である動作の性能に高められた精度および融通性の
機会を与える。さらに、ディジタル信号プロセッサシス
テムは典型的には、そのアナログ相対物よりも高度なポ
スト構造の融通性を提供し、それによって実に様々な応
用における後の利用に対して、より機能的に広範囲の変
更がなされるのを可能にする。その結果、ディジタル信
号処理は多くの応用において好ましい。

ディジタル信号処理の方法は典型的には、時間にわたり
サンプリングされたディジタルデータの流れに関して行
なわれる数字のアルゴリズム動作を実現する。アルゴリ
ズムの性質に依存するアルゴリズム動作の最後の結果は
、ディジタルデータの流れの変更もしくは分析または元
のデータの流れの入力の成る局面に基づく新たなデータ
の流れの発生に容易に備え得る。特に、異なる方程式解
法、フーリエ変換、自己相関およびディジタルフィルタ
動作を行なうための数字のアルゴリズムの利用は、この
ようなアルゴリズム動作の実現化に対して中心的である
。数字のフーリエ方程式解法アルゴリズムは一般に、以
下の形をとる、すなわち ｙ（ｎ）　＝ａｘ（ｎ）　＋ｂｘ（ｎ−１）＋ｃｘ（ｎ
−２）となり、ここではｙ　（ｎ）は電流出力でありが
っｘ　（ｎ−ｋ）は時間に前での電流入力である（ｋ−
ｏ、ｉ、２．３・・・）。ディスクリートなまたはディ
ジタルフーリエ変換は以下の形をとる、すなわち ここでは、ディジタルにサンプリングされた信号Ｘ　（
ｎ）のディスクリートな変換であるＸ　（ｋ）でのに−
０，１，２，３・・・は数字的に実現するのがより容易
である。

代わりに、時間または周波数のデシメーション（ｄｅｃ
ｉｏ＋ａｔｌｏｎ）は同じ情報を実質的に得るのに利用
され得る。時間のデシメーション数字アルゴリズムは一
般に以下の形をとる、すなわちＸ■Ａ　＋ＷＢ −Ａ−ＷＢ となり、ここではＡおよびＢは複素数で表わされた入力
の時系列であり、Ｗはデシメーション関数でありかつＸ
およびＹはデシメートされた（ｄｅａｌｍａｉｅｄ　）
出力である。時間および周波数のデシメーションアルゴ
リズムは約分された数の乗算および累積という利点なら
びに動作されるディジタルデータの流れの一連のセグメ
ントを最初にストアするのと同じメモリ空間内で実行可
能であるという便利さを有する。

自己相関関数の数字の実現化は以下のように規定される
、すなわち ド Ｒ（ｋ）　−Σｘ　（ｎ）＊ｘ　（ｎ＋ｋ）ｎ＝。

となり、ここではＲ（ｋ）はに番目の自己相関係数であ
りかつｘ　（ｎ）はｎ番目のデータサンプルである。

最後に、数字のディジタルフィルタ関数は一般に以下の
ように規定されてもよい、すなわちと規定されてもよく
、ここではＹ　（ｎ）はそのｎ番目の反復に関するフィ
ルタ出力であり、Ａ、はｉ番目のフィルタ係数でありか
つｘ（ｎ−ｉ）はｎ番目の反復での入力としてとられる
データサンプルである。これらのアルゴリズムの各々が
、実時間処理における２つのデータ値への同時のアクセ
スまたはいわゆる「オペランド」を必要とするかもしれ
ないことが認識されるべきである。

ディジタル信号プロセッサの実現に多くの異なるアプロ
ーチが存在し、各々はそれ自体の強さおよび弱さを有す
る。１つのアプローチは、ビットスライスマイクロプロ
セッサと結合された高速度ディジタル乗算器回路を利用
することである。ディジタル信号プロセッサのこの形態
は極端に高いスループット速度を得ることが可能である
が、その設計および実現化は複雑でありかつしばしば独
特である。さらに、乗算器ベースの信号プロセッサは実
質的な電力利用および物理的空間の必要条件を有する。

乗算器ベースのディジタル信号プロセッサ設計の複雑性
を回避するために、スルーブツト速度能力の幾分かを失
うが構成要素チップセットが用いられる。各構成要素チ
ップは典型的には、チップセットの一部として作用しか
つディジタル信号プロセッサの特定の局面を支持するよ
うに特定的に設計されたモノリシックユニットである。

このようなチップはプログラムシーケンサチップ、アド
レス発生器チップならびに演算論理およびシフトユニッ
トチップを含んでもよい。その利点に対して、チップセ
ットに基ブ〈完全なディジタル信号プロセッサを実現す
るシステム設計の複雑性が実質的に減じられる。また、
信号プロセッサの電力利用および物理的空間の必要条件
も同様に減じられる。

あいにく、データスルーブツトの損失はチップセットの
チップ間で必要な多数の外部相互接続に直接に連結され
る。これらの外部連結は、モノリシックチップ上で実現
されるディジタル信号プロセッサ部分間のデータ伝送に
存在しないタイミング制限を課す。

したがって、モノリシックユニットとして完全なディジ
タル信号プロセッサを実現することが実質的に所望であ
る。これはプロセッサシステムの電力および物理的空間
の必要条件をさらに減じるだけでなく、プロセッサのデ
ータスルーブツト能力を実質的に回復しかつ最大にする
機会もまた与える。

しかしながら、完全なモノリシックディジタル信号プロ
セッサの実現化はその制約なしにはあり得ない。多くの
信号処理関数により実現される数字アルゴリズムは、実
質的な量の複雑与回路を必要とする。一般に、この回路
のほとんどは簡単には省略され得ない、なぜならそうす
ることは種々の信号処理動作を行なう際にモノリシック
ディジタル信号プロセッサの融通性を直接危くするから
である。さらに、それによって所要の機能的サブ回路の
数を減じる処理関数の広範囲にわたる普遍化は、特定の
関数動作を行なう際のプロセッサの効率が減じられるよ
うに実質的時間ペナルティを課す。さらに、一般に製作
歩留まりおよび正確な再生産可能性ならびに電力消散に
関するモノリシックチップダイスの大きさに実際的限界
が存在する。モノリシックディジタル信号プロセッサは
それゆえに、動作速度を徹底的に危くしないために融通
性の損失に直面する。

種々のディジタル信号プロセッサ実現化の各々に関する
問題を考慮すると、ディジタル信号プロセッサを設計し
かつ利用する当業者の重要な目標は、最適に特徴づけら
れた融通性を高いデータスルーブツト速度を支持する能
力と組合わせ、またさらにモノリシック実現化のために
十分に小型であるディジタル信号プロセッサシステムア
ーキテクチャを提供することである。当然、実現化は所
望のピークデータスルーブツト速度で動作するための動
作の十分な速度および効率ならびに実に様々な数字アル
ゴリズム信号処理動作を行なうための融通性を提供しな
ければならない。

実時間ディジタル信号プロセッサのメモリ管理部分が特
に重要であり、それは特にメモリにストアされた２つの
データ値への同時のアクセスを必要とする限り、上記の
種々の数字アルゴリズムの実現化を容易にする。さらに
、このようなメモリ管理はメモリにおけるデータ値のい
わゆる「直接アドレス動作」および「間接アドレス動作
」のような融通性のあるメモリアドレス動作を提供する
べきである。メモリ管理の付加的な所望の特徴は、自動
的なハードウェアベースのモジュロ（ｎ）アドレス空間
を与えることである。先行技術では、ユーザはメモリ限
界の完全性を確実にするようにメモリアクセスおよび設
計プログラムをモニタしなければならなかった。

さらに、メモリ管理部分はディジタル信号プロセッサを
収容するモノリシック装置の外部のメモリをアクセスす
ることを可能にするべきである。

このような外部メモリはたとえば、装置の外部の中央処
理ユニット（ＣＰＵ）から得られまたはそのために定め
られたデータ値をストアすることが゛　可能である。こ
のように、インタフェイスはディジタル信号プロセッサ
と外界との間で確立され得る。

発明の要約 それゆえにこの発明の目的は、それが支持する信号処理
動作およびその予期された応用にディジタル信号プロセ
ッサを整合させるのが可能であるそのシステム形状の両
方により、かなりの機能的融通性を直接可能にするモノ
リシックディジタル信号プロセッサに含むのに適するモ
ジュラメモリ管理ユニットを提供することである。

これは、データのアクセス動作のためのデータアドレス
を選択的に発生しかつそれを与えるためのディジタル信
号プロセッサメモリ管理ユニットによりこの発明におい
て提供され、メモリ管理ユニットは間接アドレス選択制
御信号に応答して、対応するアドレスを選択的に発生し
かつそれを与え、メモリ管理ユニットは複数個のアドレ
スをストアするための第１の手段と、同じ複数個のアド
レス修飾子をそれぞれストアするための第２の手段と、
間接アドレス選択制御信号に応答して、第１の手段によ
リストアされた複数個のアドレスからのアドレスおよび
第２の手段によリストアされた複数個のアドレス修飾子
からのそのそれぞれのアドレス修飾子を選択するための
手段と、選択されたアドレスに基づきかつ選択されたア
ドレス修飾子に一致してデータアドレスを発生しかつ発
生されたデータアドレスをデータのアクセス動作のため
に与える手段とを含む。

この発明のディジタル信号プロセッサ（ＤＳＰ）メモリ
管理ユニットは好ましくは、プログラム可能信号プロセ
ッサのためのシーケンサを収容するモノリシック集積回
路チップ、演算ユニット、および２個がチップの内部に
ありかつ１個がチップの外部にある１組（３個）のラン
ダムアクセスメモリ（ＲＡＭ）バンクへのアクセスを制
御するインタフェイスユニット内で用いられる。メモリ
管理ユニットはＲＡＭバンクとＤＳＰの演算論理ユニッ
ト（ＡＬＵ）ポートを含む内部レジスタとの間のデータ
伝送および間接メモリアドレス更新のための制御を提供
する。

この発明のメモリ管理ユニットは上記の種々の数字アル
ゴリズムを実現するディジタル信号処理を容易にし、そ
のため高速度で動作する応用が実時間でモニタされ得る
。たとえば、フィルタ応用で用いられるモジュロ演算は
、データの移動を必要としないがその代わり間接アドレ
スポインタのハードウェア制御の更新を利用し、それに
よって先行技術より迅速に動作する。さらに、この発明
は２の軍に制限された先行技術とは異なり、０と６４と
の間の任意の整数モジュラスの利用を可能にする。１２
８．２５６、および５１２のモジュロもまた、利用可能
である。１０２４個の制限モジュラスは本質的には、１
０ビツトのアドレス更新により与えられる。

メモリ管理ユニットの第２の局面は、命令特定の値０、
＋１、＋２、＋３、−１、−２、または−３および指標
レジスタ値Ｘによるアドレスのその間接更新である。こ
の融通性のあるアドレス動作機構は特に、デシメーショ
ン応用において有用である。

メモリ管理ユニットの第３の局面は、ＰＳＰの２元バス
実施例のその支持にあり、そこでは２つのオペランドが
処理のためにＡＬＵに同時に与えられ、それは動作速度
を改良しかつＤＳＰチップのリソースの利用をより有効
にする。

ＰＳＰは一連の命令を実行し、それはユーザがデータの
流れの処理の間請負われるべきアルゴリズム段階を特定
するのを可能にする。これらの命令の種々のものはデー
タ移動にわたりユーザ制御を与え、かつしたがって内部
アドレスおよびデータ経路を介するこの発明のメモリ管
理ユニットの動作を特定する。アドレス発生ユニットは
、メモリアドレス発生に専用のメモリ管理ユニット内に
含まれる。アドレス発生ユニットは間接アドレス基準の
間で用いられ、かつ命令実行の速度を増加する。

好ましい実施例では、各々が２５６個のワードを含む２
個の独立メモリバンク、ＲＡＭ−ＡおよびＲＡＭ−Ｂと
して組織された内部ランダムアクセスメモリの５１２個
のワードがある。バンクは、２個のアドレス発生ユニッ
トを介する種々の方法でアクセスされ得る。両方の内部
メモリはアドレス空間０００Ｈないし０ＦＦＨを占有す
る。内部および外部メモリアクセスは、外部メモリアド
レス空間０００Ｈないし３ＦＦＨが内部メモリアドレス
空間から独立するように命令により明白に特定される。

ＲＡＭ−Ａおよび外部インタフェイスレジスタを介する
外部メモリは内部Ａデータバスにインタフェイスし、ま
たＲＡＭ−Ｂは内部ＡデータバスおよびＢデータバスの
両方にインタフェイスする。

メモリデータは命令を介して直接的にかつレジスタ値を
介して間接的にアドレスされ得る、すなわち１０ビツト
の直接アドレスのうち７個の最下位ビット（Ｌ　Ｓ　Ｂ
）が命令により特定され、かつ３個の最上位ビット（Ｍ
ＳＢ）が直接アドレスページレジスタ（ＤＡＰＲ）によ
り規定される。ＤＡＰＲは、Ａデータバスのビット位置
フないし９にインタフェイスする読出し／＠込みレジス
タである。

アドレス発生ユニットは、ポストメモリアクセス更新を
行なう。メモリが間接的にアドレスされるとき、０、＋
１、＋２または±３のオフセットはアクセスされた各レ
ジスタに対して直接に特定され得る、または代わりに予
め設定された指標値がアドレス更新のために利用され得
る。オフセットが命令により直接に特定されるとき、適
当な制御バスフィールドからの３ビツトのデータはアド
レス発生ユニットへの１０ビツトの変位入力を形成する
ように符号拡張される。１０ビツトの指標レジスタは、
Ａアドレス発生ユニットおよびＢアドレス発生ユニット
の両方に相関し、それはＡデータバスの１０個のＬＳＢ
に対する読出し／書込みレジスタおよびインタフェイス
である。１０ビツトの指標値は２の補数の表示であり、
かつ−５１２ないし５１１のオフセット範囲を有する。

アドレスレジスタファイルは８×１０の２元ポート装置
であり、それは１０ビツトの一時的データおよび間接ア
ドレス記憶のために用いられる。

モジュロレジスタファイルは８×７の２元ポート装置で
あり、それは間接アドレス動作のために利用された後、
対応するアドレスレジスタ更新のためのアドレス動作限
界を特定する。アドレスおよびモジュロレジスタファイ
ルは、同一のデコード論理を利用する１個のユニット内
に結合される。

好ましい実施例の詳細な説明 この発明のメモリ管理ユニットは、第１に２元バスアー
キテクチャを有するディジタル信号プロセッサ（ＤＳＰ
）の実施例において、かつ第２に単一バスアーキテクチ
ャを有するＤＳＰの実施例において最良に述べられる。

複合の第１図を参照すると、この発明によるメモリ管理
ユニット（ＭＭＵ）１０はブロック図の形態で例示され
る。ＭＭＵＩＯのＡ側アドレス発生ユニットおよびレジ
スタ／モジュロファイル部分２０の要素が、第１Ａ図に
示される。Ｂ側アドレス発生ユニットの要素が、第１Ｂ
図に示される。

種々の信号ラインが単一のラインとして図面に示され、
それは実際いくつかの信号を並列に搬送する多数の導体
ラインである。このようなラインは図面に斜線をつけら
れ、隣接する数字が多数の導体の数を示す。また図面で
示された種々の要素は、図示されていない命令デコード
プログラム可能論理アレイ（ＰＬＡ）からの制御信号を
受取る。

これらの制御信号の発生は当業者により十分に理解され
、かつここでは説明されない。

第１Ａ図および第１Ｂ図を参照すると、そこでは１組（
４個）のバスが種々の要素に接続して示される。制御バ
ス１２は、図示されていないＤＳＰのマイクロシーケン
サ部分により発生された信号を導電する。制御信号はマ
イクロシーケンサにより実行された命令に応答して、バ
ス１２を介してマイクロシーケンサからＭＭＵの種々の
要素に導電される。

外部アドレス（ＡＤＤＲ）バス１４は、ＭＭＵｌｏで用
いられてもよい外部メモリのためのアドレス信号を与え
る。この発明のＭＭＵＩＯのこの局面の説明は、第２図
に関連して以下で述べられる。

１対のバス１６および１８は、ＤＳＰおよびＭＭＵＩＯ
の種々の要素間でデータを表わす信号を導電する。ここ
の説明では、これらのデータバスはそれぞれＡ　　ＤＡ
ＴＡおよびＢ　　ＤＡＴＡバスと呼ばれる。ＤＳＰのこ
れらの種々の要素はマイクロシーケンサ、演算論理ユニ
ット（Ａ　Ｌ　Ｕ）、およびインタフェイス論理を含む
。ＭＭＵＩＯのクロック発生部分１９はマスタクロック
（ＣＬＫＭ）信号を受取り、かつそこから位相１（０１
）クロック信号、および位相２（０□）および位相２遅
延（０□Ｄ）信号を発生する。

ＭＭＵＩＯはレジスタ／モジュロファイル２０を含み、
それは第３図に関連して以下でより詳細に述べられる。

要するに、レジスタ／モジュロファイル２０のＡ　デコ
ード部分２２およびＢ　デコード部分２４はそれぞれ制
御バス１２に接続され、かつそれによってマイクロシー
ケンサにより発生された信号を受は取り、それによりＡ
　デコード部分またはＢ−デコード部分が、レジスタ／
モジュロファイル２０のモジュロファイル部分２６にお
けるレジスタおよびアドレスファイル部分２８における
レジスタのアクセス動作を順に制御する信号を発生する
ようにされる。モジュロファイル部分２６は信号ライン
３０および３２をそれぞれ介してＡ側アドレス動作ユニ
ットおよびＢ側アドレス動作ユニットへのモジュロ制御
信号を発生する。レジスタファイル部分２８は、信号ラ
イン３４および３６をそれぞれ介してＡ側アドレス動作
ユニットおよびＢ側アドレス動作ユニットへのアドレス
信号を発生する。

ランダムアクセスメモリ（ＲＡＭ）　　Ａ４０が記憶デ
ータに与えられ、かつ双方向の信号ライン４２を介して
Ａ　　ＤＡＴＡバス１６に接続される。

ＲＡＭ　　Ａは好ましくは、各々が「アドレス」を有す
る２５６個のデータワードをストアすることが可能であ
る。各アドレスの内容は、当業者により認められるよう
にＡ　アドレスデコード（ＡＤＥＣＯＤＥ）回路４４に
与えられる信号により読出されまたは書込まれ得る。

ＭＭＵＩＯは、１−サイクルデータ管理タイミング機構
または２−サイクルデータ管理タイミング機構のいずれ
かを用いることが可能である。

（２−サイクル機構は、外部メモリから読出すときにの
み用いられる。）レジスタファイル２８により発生され
たＡ側アドレスは、信号ライン３４を介してＡ側内部ア
ドレスラッチ（Ａ　　ＩＮＴ−ＡＤＤＲＬＣＨ）４６に
導電され、それはＭＭＵＩＯにより採用される１−サイ
クルデータ管理タイミング機構または２−サイクルデー
タ管理タイミング機構の第１のサイクルの間可能化され
る。

タイミング機構は、第５図に関連して以下で詳細に述べ
られる。ラッチされたアドレス信号は、信号ライン５０
を介してＡ　　ＩＮＴ　　ＡＤＤＲＬＣＨ４６からマル
チプレクサ（ＭＵＸ）４ｇに導電される。

ＭＵＸ４ｇはまた、以下で述べられるように信号ライン
５８を介する制御バス１２からのデータ信号およびＢ側
アドレス発生ユニットにより発生されたアドレスを受取
る。ＭＵＸ４８により受取られる直接アドレスは、制御
バス１２から受取られる最下位の７ビツト部分および内
部直接アドレレスベージレジスタ（ＩＮＴ　　ＤＡＰＲ
）６０により発生された最上位の３ビット部分からなる
。

図示されていない命令デコードＰＬＡにより発生された
制御信号により、ＭＵＸ４ｇが信号ライン５４上に発生
されるべきＡ側アドレス発生ユニットまたはＢ側アドレ
ス発生ユニットのいずれかにより発生されるアドレス信
号を選択するようにされる。これらの信号はＲＡＭ　　
Ａアドレスラッチ（Ａ　　ＡＤＤＲＬＣＨ）５６により
順に受取られ、その内容は０．の間更新され、かつラッ
チされたアドレス信号はＲＡＭ　　Ａ４０内の特定され
たアドレスの内容をアクセスする際に利用するためにＡ
　　ＤＨＣＯＤＥ回路４４に与えられる。

ＩＮＴ　　ＤＡＰＲ６０はＡ　　ＤＡＴＡバス１６上の
信号の７番目、８番目および９番目のビットを表わす信
号を受取り、かつ「ページ」情報を表わす１組（３個）
の信号ビットを発生し得る。ＤＳＰのマイクロシーケン
サにより実行される命令により特定される７個の最下位
ビットは制御バス１２上に導電され、かつＩＮＴ　　Ｄ
ＡＰＲ６０により発生される３個の最上位ビットは１０
ビツトの直接アドレスを形成するように結合され、かつ
このＲＡＭ、Ａアドレスを表わす信号は信号ライン５８
を介してＭＵＸ４８に導電される。

１０ビツトの指標レジスタ（ＩＮＤＸ　　ＲＥＧ）６２
は、Ａ　　ＤＡＴＡバス１６の１０個の最下位ビット位
置を表わす信号を受取る。この指標値は２の補数の表示
法で表わされ、−５１２ないし＋５１１の範囲のオフセ
ットを与える。代わりに、指標値が特定されないとき、
０、±１、±２、または±３のオフセットはマイクロシ
ーケンサにより実行される命令、および１０ビツトの値
を形成するように制御バス１２から符号拡張（ＳＧＮＥ
ＸＴ’　Ｄ）回路６４に導電されるオフセット値に対応
する１組（３個）のデータ信号により特定され得る。Ｒ
ＡＭ　　Ａ４０を間接的にアドレスするために、ＩＮＤ
Ｘ　　ＲＥＧ６２および５ＩＧＮＥＸＴ’　Ｄ回路６４
により発生された１０ビツトの信号はマルチプレクサ６
６に導電され、それにより入力の１個が信号ライン６８
上に発生されるべき１０ビツトからなる「変位」値にな
るようにされる。ＩＮＤＸ　　ＲＥＧ６２により発生さ
れた信号はまた、Ｂ側アドレス発生ユニット上でＭＵＸ
６６のそれに類似した機能を行なうマルチプレクサ（Ｍ
ＵＸ）１０６に信号ライン６７を介して導電される。

Ａ側アドレス発生器およびモジュロ調節器（ＡＡＤＤＲ
ＧＥＮ　　ＭＯＤＵＬＯＡＤＪ）７０は、第１の入力で
ライン６８を介して変位信号を、かつ第２の入力でライ
ン５０を介してアドレス信号を受取る。Ａ　　ＡＤＤＲ
ＧＥＮ　　ＭＯＤＵＬＯＡＤＪ７０はそのとき、モジュ
ロ制御により調節された並列付加でライン５０上の１０
ビツトのアドレス信号およびライン６８上のｌθビット
の変位信号の合計を発生し、かつ結果として生じるアド
レスは以下で第４図を参照して述べられるように信号ラ
イン７２を介してレジスタファイル２８に導電される。

０ないし６４．１２８．２５６および５１２の整数モジ
ュラ又調整は、レジスタ／モジュロファイル２０．およ
び信号ライン３０を介するＡ　　ＡＤＤＲＧＥＮ　　Ｍ
ＯＤＵＬＯＡＤＪ７０（７）第３の入力に導電される選
択されたモジュロを表わす信号の以下の表１で示される
コードを用いてモジ二ロファイル部分２６内にストアさ
れ得る。この態様で、選択されたモジュロレジスタの内
容はメモリアドレス動作のために用品をべきＡ　　ＡＤ
ＤＲＧＥＮ　　ＭＯＤＵＬＯＡＤＪ７０により発生され
る間接アドレス範囲を決定する。

ＲＡＭ　　Ｂ２Ｏ、Ｂ　　ＤＥＣＯＤＥ８３、ＢＩＮＴ
　　ＡＤＤＲＬＣＩ（８６、信号ライン９０により接続
されたＭＵＸ８ｇ、信号ライン９４を介してＭＵＸ８８
に接続されたＢ　　ＡＤＤＲＬＣＨ９６、ＩＮＤＸ　　
　ＲＥＧ６２．５ＩＧＮ　　　ＥＸＴＤ　１０４、ライ
ン９０からのアドレスおよび信号ライン３２を介するモ
ジュラ又調整もまた受取るＢ　　ＡＤＤＲＧＥＮ　　Ｍ
ＯＤＵＬＯＡＤＪｌｌｏの第１の入力に接続されたＭＵ
Ｘ　１０６を含むＢ側アドレス発生ユニットは、信号ラ
イン１１２上にメモリアドレスを発生する。

Ｂ側アドレス発生ユニットは、上記のようにＡ側と同様
に動作し、かつその動作はそれゆえにＲＡＭ　　Ｂ２Ｏ
の読出しポートが信号ライン８４を介してＡ　　ＤＡＴ
Ａバス１６およびＢ　　ＤＡＴＡバス１８に接続され、
かつＲＡＭ　　Ｂの書込みポートが信号ライン８５を介
してＡ　　ＤＡＴＡバスに接続されることに注目する以
外は詳細には述べられない。Ｂ側内部アドレスバッファ
（Ｂ　　ＩＮＴ　　ＡＤＤＲＢＵＦ）１２０は、信号ラ
イン９０を介してＢ　　ＩＮＴ　　ＡＤＤＲＬＣＨ８６
の内容を受取る。Ｂ　　ＩＮＴ　　ＡＤＤＲＢＵＦＩ２
０は、ＭＭＵｌ　０の内部のメモリのアクセスを遅延す
るのに必要とされる。このように、ＢＩＮＴ　　ＡＤＤ
ＲＢＵＦ１２０は、タイミング機構の０□の間ラッチ可
能化信号を受取り、それによってオペランドが内部およ
び外部メモリの両方から同時にフェッチされるべきであ
るとき外部メモリをアクセスするオーバヘッドコストの
ために、外部および内部メモリの両方からのデータが同
時に利用可能になるように生じるように、内部アドレス
のその出力での発生を遅延する。遅延はまた、外部メモ
リが内部メモリまたはレジスタに書込まれるとき必要に
なる。Ｂ　　ＩＮＴ　　ＡＤＤＲＢＵＦ１２０により発
生されたアドレスは、信号ライン１２２を介してＭＵＸ
４８およびＭＵＸ８ｇの第２の入力に導電される。

マルチプレクサ（ＭＵＸ）１２６は信号ライン５０およ
び９０をそれぞれ介してＡ　　ＩＮＴ　　ＡＤＤＲＬＣ
Ｈ４６、Ｂ　　ＩＮＴ　　ＡＤＤＲＬＣＨ８６からのラ
ッチされたアドレスを、かつ信号ライン５８を介して直
接アドレスを受取る。命令デコードＰＬＡにより発生さ
れた信号の制御の下で、ＭＵＸ１２６は外部アドレスラ
ッチ（ＥＸＴ　　ＡＤＤＲＬＣＨ）１３０への１組の外
部アドレス信号を発生する。ＥＸＴ　　ＡＤＤＲＬＣＨ
１３０は、ラッチ１３０が０．の間ラッチ可能化（ＬＥ
）信号を受取った後、信号ライン１３２を介してＡＤＤ
Ｒバス１４にアドレス信号を順に与える。

「単一７２元アクセス記憶装置」と題される関連の同時
係属中の出願、米犯特許出願連続番号第８３６．０２４
号は単一アクセスモードまたは２元アクセスモードのい
ずれかでＲＡＭ　　Ａ４０およびＲＡＭ　　Ｂ２Ｏの動
作を述べ、かっこの説明は二二で引用により援用される
。

第２図を参照すると、外部メモリのためのアドレスがデ
ータ管理の第１のサイクルの位相０□の間、外部アドレ
スラッチ（ＥＸＴ　　ＡＤＤＲＬＣＨ２）１３７内にラ
ッチされる。外部アドレスバッファ（ＥＸＴ　　ＡＤＤ
ＲＢＵＦ）１３６は、１組の外部メモリアクセス（ＭＡ
）端子上にアドレスを与える。

外部インタフェイスレジスタ（ＥＸＴ　　Ｉ　ＮＴＦ　
　ＲＥＧ）１３８は、ＤＳＰと外部メモリとの間で導電
されたデータのすべてを導電する働きをする。マルチプ
レクサ（ＭＵＸ）１４０への入力は、ＡＤＡＴＡバス１
６に接続される。外部メモリに書込む間、Ａ　　ＤＡＴ
Ａバス１６上のデータ信号はデータ管理の第１のサイク
ル０２の間ＥＸＴ　　ＩＮＴＦ　　ＲＥＧ１３８にスト
アされる。

ＥＸＴ　　ＩＮＴＦ　　ＲＥＧＩ・３８の内容はそれか
ら、ＤＳＰのポートに与えるために（遅延された）０２
Ｄの間、外部データバッファ（ＥＸＴ　　ＤＡＴＡ　　
ＢＵＦ）１４２に導電される。外部メモリからデータを
読出すために、ＤＳＰのポートに与えられた信号はデー
タ管理の第２のサイクル０゜の間ＥＸＴ　　ＤＡＴＡ　
　ＢＵＦ１４２およびＭＵＸ１４０を介してＥＸＴ　　
ＩＮＴＦ　　ＲＥＧ１３８に導電され、かつＥＸＴ　　
ＩＮＴＦ　　ＲＥＧＩ３８の内容は次の０□の間Ａ　　
ＤＡＴＡバス１６に導電される。外部メモリ制御（ＥＸ
Ｔ　　ＭＥＭＣＮＴＬ）１４４は、０□Ｄの間用いられ
る読出しくＲ）および書込み（Ｗ）信号を発生する。

レジスタ／モジュロファイル２０は、第３図を参照して
最良に述べられる。アドレスレジスタファイル部分２８
は、１組（８個）の１０ビツトのレジスタがデータおよ
び間接アドレスの一時的記憶のために用いられる。モジ
ュロレジスタファイル部分２６は、１組（８個）の７ビ
ツトのレジスタが間接４７ドレス更新のためのアドレス
限界を特定するように用いられる。Ａ　　ＤＥＣＯＤＥ
部分２２およびＢ　　ＤＥＣＯＤＥ部分２４は、制御バ
ス１２を介して与えられる制御情報から各々に対するア
ドレスを発生することによりレジスタファイル２６およ
び２８の両方にアクセスを与える働きをする。

アドレスレジスタファイル２８は、２個の入力ポートお
よび２個の出力ポートならびに２個の内部の１０ビツト
のバスを有する。各入力ポートは（レジスタの内容を書
込む＞　Ａ　　ＤＡＴＡ／＜ス１６の１０個の最下位ビ
ット位置または（レジスタの内容を自動的に更新する）
それぞれのアドレス発生ユニットのいずれかからのデー
タを受取ることが可能である。第１のマルチプレクサ（
ＭＵＸ）２００はバス１６および信号ライン７２に接続
され、かつ第２のマルチプレクサ（ＭＵＸ）　２０２は
バス１６および信号ライン１１２に接続される。

マイクロシーケンサにより発生された制御信号は、ＡＤ
ＤＲＲＥＧ　　ＦＩＬＥ２８の各入力に対するデータ源
を決定するようにＭＵＸ２００および２０２の各々に与
えられる。

ＭＭＵＩＯはメモリアドレス動作の２つの形態、すなわ
ち直接および間接を与える。用いられる形態は、ＤＳＰ
のマイクロシーケンサ部分により実行される命令により
決定される。直接アドレス動作に対して、命令は制御バ
ス１２を介して与えられる直接アドレス（ＤＡＢ）の７
個の最下位ビットを特定する。ＩＮＴ　　ＤＡＰＲ６０
の３ビツトの内容は、ＲＡＭ　　Ａ４０、ＲＡＭ　　Ｂ
２Ｏおよび外部メモリをそれぞれアドレスするためにＭ
ＵＸ４８、ＭＵＸ８ｇ、およびＭＵＸ　１２６に導電さ
れる１０ビツトの直接アドレス（ＤＡ）を形成するよう
にＤＡＢと連結される。

間接アドレス動作に対して、命令は１０ビツトの内容が
ＲＡＭ　　Ａ４Ｇ、ＲＡＭ　　Ｂ２Ｏまたは外部メモリ
をアドレスするために用いられるレジスタファイル２８
内で８個のレジスタのうちの１個を特定する。調整器７
０および１１０に関連して説明されるように、命令はま
たモジュロファイル２６内の８個のレジスタのうちの１
個に関連して用いられる０、±１、±２、または±３の
「更新」オペランドを特定する。更新されたメモリアド
レスはそれから、ファイル２８内の特定されたレジスタ
の内容を更新オペランドの値に付加することにより計算
される。モジュラスを有するモジュラ演算を用いて計算
された後者のレジスタの場所は、ファイル２６内の対応
するレジスタ内に含まれる。この更新されたアドレスは
、間接メモリアドレスのためにこの同一のレジスタを特
定する次の命令においてメモリからのデータをアクセス
するために用いられる。たとえば、形態ＲＥＡＤＭＡ□
Ｒ１＋２　　ＭＢＣａＲＯ−１の命令は、第１のレジス
タの内容により特定された場所でＲＡＭ　　Ａ４０の内
容を読出しかつファイル２８内の第１のレジスタの内容
に２を加算することにより更新アドレスを決定すること
を要求し、ファイル２６内の第１のレジスタの内容にお
けるモジュロ値により制御された後者の結果を計算する
。命令はθ番目のレジスタの内容により特定された場所
でＲＡＭ　　Ｂ２Ｏの内容を読出しかつファイル２８内
のθ番目のレジスタの内容から１を減算することにより
更新されたアドレスを決定することを同時に要求し、フ
ァイル２６内のθ番目のレジスタの内容におけるモジュ
ロ値により制御された後者の結果を計算する。

間接アドレス動作を特定する命令はまた、更新値が指標
レジスタからのものであるように特定し得る。アドレス
レジスタファイル２８内のレジスタのうちの１個の内容
は指標レジスタ６６の内容に加算され、特定されたモジ
ュロ値により修正された結果として生じる合計は、更新
されたアドレスを形成する。

Ａデータバス１６上のデータが０□の間レジスタ内にま
たはそれぞれのアドレス発生ユニットから複写されるこ
とを命令が特定するとき、かつユニットが間接アドレス
更新を行なうように特定されるとき、データはデータ管
理の第１のサイクルの同じ０２の間Ａデータバス１６か
らアドレスレジスタファイル２８内にロードされる。ア
ドレスレジスタファイル２８からの出力は、アドレスド
ライバ２９により発生され、かつそのときデータ管理の
第１のサイクル０．の間、そのそれぞれのＡ内部アドレ
スラッチ４６またはＢ内部アドレスラッチ８６に与えら
れる。ファイル２８内のレジスタの内容が特定された行
先に複写されるべきであるとき、各アドレスラッチはデ
ータ管理の第１のサイクルの間Ａデータバスを駆動する
。

マイクロシーケンサにより発生された信号に応答して、
レジスタファイルデコーダ２２および２４は、レジスタ
もしくはメモリにまたはそれからデータを伝送するため
にレジスタファイル２８のどのレジスタが選択されかつ
どの内部バスが用いられるべきであるかを決定する。間
接アドレスのためにアクセスされたレジスタは、すべて
のＲＡＭ−Ａ４０または外部メモリソースアクセス、お
よびソースがＲＡＭ−Ｂ１０または内部レジスタである
ＲＡＭ−Ａ４０または外部メモリ行先アクセスのためＡ
デコーダ２２によりデコードされる。

Ａデコーダ２２はまた、行先が間接的にアドレスされた
ＲＡＭ−Ａではなく、または間接的にアドレスされた外
部メモリで°ないすべてのアドレスレジスタファイル２
８のソースアクセスに対して用いられ、かつＲＡＭ−Ｂ
がソースであるアドレスレジスタファイル２８の行先ア
クセスに対しても用いられる。

間接アドレスのためにアクセスされたレジスタは、Ａデ
コーダ２２が上記のようにデコードを行なわないＲＡＭ
−８８０のすべてのソースアクセスおよびすべてのメモ
リ行先アクセスのためにＢデコーダ２４によりデコード
される。Ｂデコーダ２４はまた、Ａデコーダ２２が上記
のようにデコードを行なわないアドレスレジスタファイ
ル２８のすべてのソースおよび行先アクセスのために用
いられる。

モジュロレジスタファイル２６は、１個の入力ポートお
よび２個の出力ポートを有する。モジュロレジスタファ
イル２６の入力ポートは、モジュロファイル２６内のレ
ジスタにストアされるべきオペランドを直接的にまたは
間接的に基準にする命令のためのデータ管理の第１のサ
イクル０□の間、Ａデータバス１６の７個の最下位ビッ
ト位置上のデータ信号を受取る。ファイル２６の出力ポ
ートで発生された信号は、それぞれのアドレス発生ユニ
ットのための間接アドレス更新限界を制御する。モジュ
ロレジスタファイル２６内の場所の内容は、データ管理
の第１のサイクルに対して有効である。間接アドレス動
作またはモジュロレジスタソースアクセスの間モジュロ
レジスタファイル２６からモジュロレジスタを選択する
のに用いられるデコーダは、間接アドレス動作またはア
ドレスレジスタソースアクセスのそれぞれの間アドレス
レジスタファイル２８から対応するレジスタを選択する
同一のデコーダである。

モジュロレジスタファイル２６の出力ポートで発生され
た信号は、モジュロドライバ２７に与えられ、かつ結果
として生じる信号は信号ライン３０および３２を介して
Ａ　　ＡＤＤＲＧＥＮ　　ＭＯＤＵＬＯＡＤＪ７０およ
びＢ　　ＡＤＤＲＧＥＮ　　ＭＯＤＵＬＯＡＤＪＩＩＯ
にそれぞれ導電される。間接篩メモリアクセスのための
新たなアドレスはそれから、データ管理の第１のサイク
ル０２の間、Ａ側アドレス発生ユニットまたはＢ側アド
レス発生ユニットにより計算される。計算は、このメモ
リアドレスならびにユーザ特定の変位およびモジュロ範
囲に基づく。

変位パラメータはＤＳＰのメモリを間接的にアクセスす
るマイクロシーケンサにより実行される命令により特定
され、かつモジュロパラメータは他の命令により予め設
定される。

第４図を参照すると、１０ビツトの加算器２１０はレジ
スタファイルアドレスドライバ２９からのライン５０上
の信号からの変位アドレスおよび信号ライン６８上で受
取られる変位値を形成する。

マイクロシーケンサにより実行される命令に応答して、
０□の間この作用が生じる。

アドレス加算器２１０の出力は、モジュロファイルドラ
イバ２７からライン３０上で受取られた信号に従って調
整される。ファイル２６内のモジュロレジスタの内容は
、メモリＲＡＭ　　Ａ４０、またはＲＡＭ　　Ｂ２Ｏも
しくは外部メモリのアドレス動作のために選択されたア
ドレスレジスタファイル２Ｂ内の対応するレジスタのた
めに間接アドレス動作範囲を決定する。たとえば、ファ
イル２６内のレジスタ３がモジュロ８であるように特定
することにより、ファイル２８内のアドレスレジスタ３
の３個の最下位ビットのみが更新されるようにされ、ま
たモジュロ３２に対して、５個の最下位ビットが更新さ
れる。特定された２３のモジュロに対して、動作はあた
かも３２のモジュラスが特定されたかのようであり、か
つ残余の９個の場所は間接アドレス更新を介してアドレ
ス可能ではない。

命令により特定され、ライン６８および３０上の信号に
よりそれぞれ表わされた所与の変位りおよびモジュロ範
囲Ｎに対して、Ａ　　ＡＤＤＲＧＥＮ　　ＭＯＤＵＬＯ
ＡＤＪ７０により発生されたモジュロ調整アドレスＡｍ
は、以下のように負の（正の）変位に対して上記の計算
および上限アドレスＡＬＩ６（下限アドレスＡＬ　［１
）に基づいて、変位アドレスＡｄから決定される、すな
わちＤ＜０に対して、Ａｍ−（Ａｄ−Ａｕ　ａ　）ＭＯ
Ｄ　　Ｎ＋ＡｕＢ Ｄ＞０に対して、Ａｍ−（Ａｄ　　ＡＬ　［Ｉ）ＭＯＤ
　　Ｎ＋ＡＬＢ 二二では上限アドレスおよび下限アドレスがモジュロ範
囲、およびレジスタファイルドライバ２７および２９の
出力でそれぞれ発生された更新されるべき最初のアドレ
スＡｉから得られる。下限アドレスは０に等しいＸ個の
最下位ビットから形成され、ここではＸは（Ｎ−１）お
よびＡｉの（１０−Ｘ）個の最上位ビットを表わすのに
必要な２進のビットの数である。上限アドレスは、ＡＬ
＆で論理的にＯＲ処理された２進の値（Ｎ−１）として
決定される。特定された変位は、特定されたモジュロ範
囲未満またはそれに等しい。Ｂ　　ＡＤＤＲＧＥＮ　　
ＭＯＤＵＬＯＡＤＪＩＩＯによりライン１１２上に発生
されたモジュロ適合アドレスＢｍはＡｍに対して述べら
れたものと類似の態様で決定される。

モジュロ範囲２ないし６４はアドレスの６個の最下位ビ
ット位置を制御する回路により実現され、またモジュロ
範囲１２８ないし１０２４を実現するための回路は、述
べられるようにアドレスの４個の最上位ビット位置を制
御する。

モジュロ範囲２ないし６４内のアドレスの調整は、上限
および下限アドレス発生器、６ビツトの限界チェック減
算器比較器２０４および６ビツトのアドレス調整加算器
／減算器２０８からなるＡＡＤＤＲＧＥＮ　　　ＭＯＤ
ＵＬＯＡＤＪ７０の部分により与えられる。ライン５０
上で受取られた最初のアドレスおよびライン６８上の変
位を表わす信号は１０ビツトの加算器２１０の入力ポー
トに与えられ、かつ結果として生じる合計を表わす信号
は信号ライン２１２を介して６ビツトの比較器２０４の
入力ポートに導電される。

下限アドレスの６個の最下位ビット位置は、ｊ−〇、１
．２．３．４．５に対するＡｉ　（ｊ）およびＫ　（ｊ
）の対応するビット位置を表わす信号を受取る１組のＡ
ＮＤゲート２１４により発生され、ここではＫ（ｊ）°
は以下のようにマスク発生器２１６の出力である。上限
アドレスの６個の最下位ビット位置は、モジュロレジス
タドライバ２７からのライン３０上で受取られる６個の
最下位ビット位置を表わす信号およびＡＮＤゲート２１
４により発生される下限アドレスの６個の最下位ビット
位置を表わす信号を受取る１組のＯＲゲート２１８によ
り発生される。範囲２ないし６４におけるモジュールに
対して、間接アドレス更新の後アドレスレジスタファイ
ル２８内に書込まれるべきアドレスＡｍの４個の最上位
ビットは、更新されるべきアドレスＡｉの４個の最上位
ビットと同じである。１組のマルチプレクサ（ＭＵＸ）
２２０は、ＡＮＤゲート２１４およびＯＲゲート２１８
により発生された信号を受取り、かつＭＵＸ２２０の端
子２２２で与えられたライン６８の最上位ビット位置か
らの信号は下限または上限アドレスの選択を可能にする
。

限界チェック減算器比較器２０４は、もし変位アドレス
がモジュロ限界を越えるならば信号を発生する。それは
、２の補数演算を行なう。負でない変位（Ｄ＞Ｏ）に対
して、Ａｄのライン２１２上の６個の最下位ビットは比
較器２０４に与えられかつそこで、ＭＵＸ２２０により
発生された上限アドレスの６個の最上位ビットから減算
される。

もし結果が０未満であるならば、そのときＡｄは上限ア
ドレスを越えかつアドレス調整加算器／減算器２０８か
らの結果、Ａａａ［５−０］、はＡｍ［５−０］を形成
する。もし結果が０より大きいかまたは０に等しいなら
ば、そのときＡｄはモジュロ限界内にありかつＡｄ　［
５−０］はＡｍ［５−ＯＦを形成する。負の変位（Ｄ＜
０）に対して、Ａｄ　［５−０］は比較器２０４内で、
ＭＵＸ２２０により発生されるＡＬＢ　　［５−０１か
ら減算される。もし結果が０より大きいならば、そのと
きＡｄは下限を越えかつＡａａ　［５−０１はＡｍ［５
−０１を形成し、そうでなければ、Ａｄ［５−０］はＡ
ｍ　［５−０］を形成する。

アドレス調整加算器／減算器２０８は、Ａｄ［５−０］
を表わすライン２１２上で受取られた信号およびモジュ
ロレジスタドライバ２７により発生された６個の最下位
ビット位置から、調整されたアドレスＡｍを発生する。

正の変位に対して、（Ａ　ｄ−Ｎ）演算は上限オーバフ
ローを補償するのに必要である。モジュロレジスタドラ
イバ２７の出力は（Ｎ−１）であるので、１の補数減算
は調整されたアドレスを得るように６ビツトの加算器／
減算器２０ｇにより行なわれる。負の変位に対して、（
Ａ　ｄ　＋　Ｎ）は下限アンダフローを補償し、かつ加
算器／減算器２０８による加算の間ビットの桁上げを設
定することにより達成される。

アドレス調整加算器／減算器２０８の動作は限界チェッ
ク減算器２０４の動作に並列に生じ、かつ加算または減
算動作はライン６８の最上位ビット位置から６ビツトの
加算器／減算器２０８の端子２２４に与えられる選択信
号により決定される。

１組のマルチプレクサ（ＭＵＸ）２２６は、６ビツトの
加算器／減算器２０８により発生された信号およびライ
ン２１２の６個の最下位ビット位置を受取る。比較器２
０４により発生された信号は、論理回路２２８に与えら
れ、それはＭＵＸ　２２６に与えられる制御信号を発生
する。後者の信号は、６ビツトの加算器／減算器２０８
により発生される調整されたアドレスの６個の最下位ビ
ットまたはライン２１２からの変位アドレスのいずれか
を選択する。

論理回路２２８は排他的ＯＲ（ＸＯＲ）ゲート２２８ａ
を含み、それは第１の入力で信号ライン６８の最上位ビ
ット位置を受取り、かつ第２の入力で６ビツトの比較器
２０４により発生される結果の符号を受取る。ＸＯＲゲ
ート２２８ａの補数の出力で発生された信号は、ＯＲア
ゲ−２２８ｂの第１の入力に導電される。ＯＲゲート２
２８ｂの第２の人力は、論理ブロック２２８Ｃにより発
生された信号を受取る。もし６ビツトの比較器２０４に
より発生された６ビツトの出力信号がｒＯＪであるなら
ば、この後者の信号は論理「ハイ」であり、かつそうで
なければ論理「ロー」である。

ＯＲゲート２２８ｄは第１の人力で、ＯＲゲート２２８
ｂにより発生された信号を、かつ第２の入力で信号ライ
ン３０の最上位ビット位置を受取る。

ＯＲゲート２２８ｄにより発生された制御信号は、ＭＵ
Ｘ２２６に導電される。

ＭＵＸ２２Ｂの出力として発生された信号は、Ａ　　Ａ
ＤＤＲＧＥＮ　　ＭＯＤＵＬＯＡＤＪ７０の出力を形成
する。第４図に関連して述べられたものと同じ回路は、
Ｂ　　ＡＤＤＲＧＥＮ　　ＭＯＤＵＬＯＡＤＪＩＩＯ内
に含まれるが、ここでは述べられない。

マスク発生器（ＭＳＮ　　ＬＯＧＩＣ）２１６は以下の
表Ｉに従って、モジュロドライバ２７により発生された
ライン３０上の信号を受取り、かつＡＮＤゲート２１４
の第２の端子で与えられる信号Ｋｊを発生する。

（以下余白） 表ｌ ００００００１　　　モジュロ２　　　　　　　１１１
１１００００００１０　　　モジュロ３　　　　　　　
１１１１００ｏｏｏｏｏｔｉ　　　モジュロ４　　　　
　　　１１１１００００００１００　　　モジュロ５　
　　　　　１１１０００ｏｏｏｔｏｏｏ　　　モジュロ
９　　　　　　　１１０００００００１１１１　　　モ
ジュロ１６　　　　　　１　１　０　０　０　０ｏｏｔ
ｏｏｏｏ　　　モジュロ１７　　　　　　１　０　０　
０　０　０００１１１１１　　　モジュロ３２　　　　
　　１　０　０　０　０　００１０００００　　　モジ
ュロ３３　　　　　０　０　０　０　０　００１１１１
１０　　　モジュロ６３　　　　　　０　０　０　０　
０　０Ｍ１ｌｌｌｌ　　　モジュロ６４　　　　　　０
　０　０　０　０　０１ｘｘｘ０００　　　モジュル１
２８　　　　　　ｘ　　ｘ　　ｘ　　ｘ　　ｘ　　ｘｌ
ｘｘｘｏｏｌ　　　モジュｏ２５６ １ｘｘｘ０１０　　−−−− １ｘｘｘ０１１　　　モジュ０５１２ １ｘｘｘ１００　　−−−− １ｘｘｘｌＯ１−−−− １ｘｘｘｌｌＯ−−−− １ｘｘｘｌｌｌ　　　モジュｏ１０２４　　　　　Ｘ　
　Ｘ　　Ｘ　　Ｘ　　Ｘ　　Ｘ一般に参照数字２３０で
名称づけられかつ第４図の左上部分に例示された回路は
、６４を越えるモジュロのためのアドレス調整を与える
。アドレスがモジュロ範囲１２８ないし１０２４内で更
新されるように、Ａｉの３個の最上位ビットはＡｍの３
個の最上位ビットを形成し、そこではＸは（Ｎ−１）を
表わすのに必要な２進のビットの数である。Ａｄ　［（
Ｘ−１）−０１は、Ａｍ［（Ｘ−１）−０１を形成する
。Ａｄの６個の最下位ビットを表わす信号は、ＭＵＸ２
２６により選択されかつ信号ライン７２上の調整された
アドレスを形成するようにライン２３２上の回路２３０
により発生される４個の最上位ビットを表わす信号と結
合される。

モジュロレジスタファイル２６Ｍ　（０）　、Ｍ（１）
およびＭ（２）の内容の３個のビット位置を表わす信号
は、第４図で示されるように信号ライン３０を介して１
組のＡＮＤゲート２３４８％２β４ｂ、および２３４Ｃ
の第１の入力端子に導電される。モジュロしＩジスタフ
アイル間（６）により発生される最上位ビット位置を表
わす信号は、信号ライン３０を介してＡＮＤゲート２３
４８％２３４ｂおよび２３４Ｃの各々の第２の入力端子
に導電される。

マルチプレクサ（ＭＵＸ）２３６はまた、モジュロファ
イル２６の最上位ビットにより発生される信号を受取り
、それはＡｉおよびＡｄの６番目のビット位置である、
ＭＵＸ２３６に与えられる信号のための選択制御として
用いられる。１組のマルチプレクサ（ＭＵＸ）　２３８
　ａ、　２３８　ｂ。

および２３８Ｃは同様に、それぞれＡｉおよびＡｄの９
番目、８番目および７番目のビット位置である、そこに
与えられる信号のための選択制御として、ＡＮＤゲート
２３４ａ、２３４ｂおよび２３４ｃによりそれぞれ発生
された信号を受取る。

ＭＵＸ２３６．２３ｇ’ｃ、２３８ｂおよび２３８ａの
出力で発生されたそれぞれの信号は、信号ライン２３２
上の調整されたアドレスの最上位の４個のビット位置を
形成する。

第５図は、この発明のＭＭＵＩＯのタイミング図である
。１つのサイクルにより遅延されるアドレスレジスタフ
ァイル２８の出力は、内部メモリのいずれかに対するソ
ースデータが外部メモリからのものであるとき、または
オペランドが同一の命令により外部メモリおよびＲＡＭ
　　Ｂの両方からフェッチされるとき、所望の内部メモ
リをアドレスするのに必要である。したがって、１−サ
イクルおよび２−サイクルの両方のデータ管理タイミン
グ機構はこの発明のＭＭＵＩＯにより採用され、各サイ
クルは等しい期間でありかつ第１のクロック位相０．お
よび第２のクロック位相０□からなる。第１Ａ図で示さ
れるクロック発生器１９はマスククロック信号（ＣＬＫ
Ｍ）を受入れ、かつそこからサイクル内の位相（０１）
および（０２）を表わす信号および０□遅延（０２Ｄ）
信号を発生する。これらのタイミング信号は、第１Ａ図
および第１Ｂ図ならびに第２図で示されるＭＭＵＩＯの
種々の要素に分配される。

第５図を参照すると、間接アドレス動作のために用いら
れるファイル２８内のレジスタの出力は、波形３０１で
示されるデータ管理の第１のサイクル０．の間、適当な
内部アドレスラッチ内にラッチされ、波形３０１で示さ
れるように有効なアドレスはＯ７で始まりかつ０２を介
して延在する。

読出しのためのこれらのレジスタのデコーディングは、
波形３００で示される期間に生じる。対応する書込み動
作が、データ管理の第１のサイクルの０□　（波形３０
０ａ）で生じる。３個のメモリ区域（ＲＡＭ−Ａ４　Ｏ
５ＲＡＭ−８８０，および外部メモリ）の各々に対する
アドレスは、直接アドレスまたはレジスタファイル２８
の出力の１個から独立して決定される。

１つのサイクルにより遅延されるアドレスレジスタファ
イル２８の出力は、内部メモリのいずれかに対するソー
スデータが外部メモリからのものであるとき、またはオ
ペランドが同じ命令により外部メモリおよびＲＡＭ−Ｂ
の両方からフェッチされるとき、所望の内部メモリをア
ドレスするのに必要である。したがって、Ｂ−内部アド
レスラッチ８６の内容は、波形３０２で示されるように
データ管理の第１のサイクル０□の間Ｂ−内部アドレス
バッファ１２０内に複写される。

（波形３０４で示される期間に生じる）間接アドレス更
新のために用いられるアドレス発生ユニットは、命令の
ソースおよび行先フィールドにおいて特定されたメモリ
区域に依存する。Ａ−アドレス発生ユニットは、すべて
のＲＡＭ−Ａ４０または外部メモリソースアクセスに対
する間接メモリアドレス更新のために用いられる。それ
はまた、ソースがＲＡＭ−Ｂまたは内部レジスタである
ＲＡＭ−Ａ４０または外部メモリ行先アクセスのために
用いられる。Ａ−アドレス発生ユニットが更新を行なう
ように上で特定されていないすべてのＲＡＭ−Ｂソース
アクセスおよびすべてのメモリ行先アクセスに対する間
接メモリアドレス更新のために、Ｂ−アドレス発生ユニ
ットが用いられる。

ＲＡＭ−Ａ４０／ＲＡＭ−８８０からのデータは、ＤＳ
Ｐ、逆の内部メモリ８０／４０および外部メモリ内でＡ
データバス１６を介して内部レジスタへかつ内部レジス
タから伝送される。２個のオペランドが１個の命令によ
りフェッチされるとき、ＲＡＭ−Ｂからコンピュータユ
ニットポートＢへの伝送のためにＢデータバスが用いら
れる。

Ａデータバス１６およびＢデータバス１８ならびに内部
メモリデータラインの両方は０、の間予め充電され、か
つすべてのデータ伝送が０□の間生じる。

オペランドがＲＡＭ　　Ｂ２Ｏおよび外部メモリの両方
から読出されるとき、外部メモリから内部メモリ（ＲＡ
Ｍ　　Ａ４０またはＲＡＭ　　Ｂ２Ｏ）の場所にデータ
を書込むために、またはＲＡＭ−Ｂ２Ｏおよび外部メモ
リの両方からデータを読出すために、適当なＡ　　ＡＤ
ＤＲＬＣＨ５６またはＢ　　ＡＤＤＲＬＣＨ９６は、第
５図の波形３１０で示されるようにデータ管理の第２の
サイクルの間、内部メモリのための有効なアドレスを含
む。対応する読出し／書込み動作は、波形３１１で示さ
れるようにデータ管理の第２のサイクル０２で生じる。

メモリアクセスのすべての他の型は１−サイクルデータ
管理を必要とし、そこでは波形３０６および３０７で示
されるように、ＲＡＭ−Ａアドレスラッチ５６／ＲＡＭ
−Ｂアドレスラッチ９６により発生される信号がこのサ
イクル間でを効であり、かつこのサイクル０□間でデー
タ伝送が生じる。外部メモリアクセスのためのアドレス
は、波形３０５で示されるようにデータ管理の第１のサ
イクル０□間でＥＸＴ　　ＡＤＤＲＬＣＨ−２１３７内
にラッチされる。

外部インタフェイスレジスタ（ＥＸＴ　　Ｉ　ＮＴＦ　
　ＲＥＧ）１３ｇは、外部メモリへかつ外部メモリから
伝送されるすべてのデータが通過しなければならないレ
ジスタである。外部メモリが書込まれるとき、Ａデータ
バス上のデータは波形３０８で示されるように、データ
管理の第１のサイクル０２でＥＸＴ　　ＩＮＴＦ　　Ｒ
ＥＧ内に複写される。ＥＸＴ　　ＩＮＴＦ　　ＲＥＧ１
３ｇの内容はそのとき、波形３０９で示されるように０
□Ｄ（遅延された０□）による外部データポートへの出
力である。外部メモリ読出し動作に対して、外部データ
ポートからのデータはデータ管理の第２のサイクル０７
間（波形３１２ｎ）で、ＥＸＴ　　ＩＮＴＦ　　ＲＥＧ
１３ｇ内にラッチされ、かっＥＸＴ−ＩＮＴＦ　　ＲＥ
Ｇ１３ｇの内容は波形３１３で示されるように以下のθ
□間で　Ａデータバスに伝送される。

最後に第６図を参照すると、この発明のＭＭＵｌｏａの
単一バスの実施例がブロック図の形態で例示される。単
一バスＭＭＵ　１０　ａの構造は、２元バスの実施例の
ＭＭＵＩＯのそれと実質的に同じである。したがって、
レジスタ／モジュロファイル２０ａが単一データパス１
６ａにかつ単一データパス１６ａからデータを読出しか
つ書込むのを可能にする読出しアドレスデコード部分２
２ａおよび書込みアドレスデコード部分２４ａを含むこ
とを示す以外はここでは述べられない。

ＭＵＸ６６ａはまた、マイクロシーケンサ内でプログラ
ムカウンタ（Ｐ　Ｃ）レジスタの内容を表わす信号を受
取る。マルチプレクサ（ＭＵＸ）６７ａは、アドレスレ
ジスタファイル２８ａをＡＤＤＲＧＥＮ　　ＭＯＤＵＬ
ＯＡＤＪ７０ａに接続する信号ライン内に置かれ、かつ
命令により特定された相対的アドレスジャンプ値はＭＵ
Ｘ６７ａの第２の入力に導電される。命令デコードＰＬ
Ａにより、ＭＵＸ６６ａおよびＭＵＸ　６７　ａにそれ
ぞれ与えられたＰＣおよび相対的ジャンプ信号がＡＤＤ
ＲＧＥＮ　　ＭＯＤＵＬＯＡＤＪ７０の最初のアドレス
および変位入力に導電されるようにされ得て、それらは
ジャンプアドレスを形成するように加算され得る。この
態様では、ＤＳＰ内のレジスタ値は相対的ジャンプ動作
の間、破壊されない。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図は、この発明のメモリ管理ユニ
ットのブロック図である。 第２図は、外部メモリのためのメモリ管理ユニットの相
互接続を例示する。 第３図は、メモリ管理ユニットのレジスタファイル部分
のブロック図である。 第４図は、メモリ管理ユニットのアドレス発生ユニット
部分を例示する。 第５図は、この発明のメモリ管理ユニットのタイミング
図である。 第６図は、この発明のメモリ管理ユニットの単一バスの
実施例のブロック図である。 図において、１０はメモリ管理ユニット、２６゜２８は
ファイル、２７．２９はドライバ、４０゜８０はランダ
ムアクセスメモリ、４４はアドレスデコード回路、４６
．５６，８６，９６，１３０゜１３７はラッチ、４ｇ、
６６．８８，１０６，１２６．１４０，２００，２０２
，２２０，２２６゜２３６はマルチプレクサ、６０．６
２．１３８はレジスタ、６４，１０４は符号拡張器、７
０．１１０は調節器、１２０，１３６，１４２はバッフ
ァ、１４４は外部メモリ制御、２０４は比較器、２０８
は加算器／減算器、２１４はＡＮＤゲート、２１６はマ
スク発生器、２１８はＯＲゲート、２２８は論理回路で
ある。 特許量ａ人　　アドバンストマイクロ・ディバイシズ・
インコーボレーテッド１ヴ／りｌｃ７二ン２菅４ ＲＡＭ−Ａ／−ＢｐｌＢＬ−書ｄＭ　　　　　　　３１
１０ｔｌＪ、ｆｔｅ ｆｆ−４？ＩＩ？４７”７　　　　　　　　　　　　　
　　３１３〜−−−ｘ：＝：＝＝＝＝＝＝＝＝ｘレジ−
７りＰＬＬし

Claims (50)

【特許請求の範囲】
1. （１）データをアクセスするためにデータアドレスを選
   択的に発生しかつそれを与えるためのディジタル信号プ
   ロセッサメモリ管理ユニットであって、前記メモリ管理
   ユニットは間接アドレス選択制御信号に応答して、対応
   するアドレスを選択的に発生しかつそれを与えるための
   ものであり、ａ）複数個のアドレスをストアするための
   第１の手段と、 ｂ）類似の複数個のアドレス修飾子をそれぞれストアす
   るための第２の手段と、 ｃ）前記間接アドレス選択制御信号に応答して、前記第
   １の手段によりストアされた前記複数個のアドレスから
   アドレスを、かつ前記第２の手段によりストアされた前
   記複数個のアドレス修飾子からそのそれぞれのアドレス
   修飾子を選択するための手段と、 ｄ）前記選択されたアドレスに基づきかつ前記選択され
   たアドレス修飾子に一致して、データアドレスを発生し
   、かつデータをアクセスするために前記発生されたデー
   タアドレスを与えるための手段とを含む、ディジタル信
   号プロセッサメモリ管理ユニット。
2. （２）前記第２の手段が前記アドレス修飾子の各々を複
   数個の修飾子特定フィールドとしてストアし、かつそこ
   で前記発生手段が前記修飾子特定フィールドに応答する
   、特許請求の範囲第１項記載のメモリ管理ユニット。
3. （３）前記選択手段が、前記発生手段に与えるために前
   記選択されたアドレスおよびそのそれぞれのアドレス修
   飾子を同時に選択する、特許請求の範囲第１項に記載の
   メモリ管理ユニット。
4. （４）前記選択手段がさらに、前記選択されたアドレス
   およびそのそれぞれのアドレス修飾子を前記発生手段に
   同時に与える、特許請求の範囲第３項に記載のメモリ管
   理ユニット。
5. （５）前記間接アドレス選択制御信号に応答して、前記
   データアドレスを生じる際に前記選択されたアドレスを
   変更するための前記発生手段にオフセット値を与えるた
   めの手段をさらに含む、特許請求の範囲第４項に記載の
   メモリ管理ユニット。
6. （６）前記オフセット値提供手段が指標オフセット値を
   ストアし、かつ前記オフセット値として前記発生手段に
   前記指標オフセット値を選択的に与えるための手段を含
   む、特許請求の範囲第５項に記載のメモリ管理ユニット
   。
7. （７）前記発生手段が前記選択されたアドレスを選択的
   に置換してストアするために、前記第１の手段に前記デ
   ータアドレスを与える、特許請求の範囲第１項に記載の
   メモリ管理ユニット。
8. （８）ａ）複数個のアドレスされた場所で データをストアするための手段と、 ｂ）前記選択されたアドレスに応答して、データの記憶
   および検索のために前記データストア手段内で対応する
   場所をアクセスするための手段とをさらに含む、特許請
   求の範囲第１項に記載のメモリ管理ユニット。
9. （９）前記メモリ管理ユニットが直接アドレス選択制御
   信号に応答しかつ直接アドレスを受取り、 ａ）直接アドレス修飾子をストアするための手段と、 ｂ）前記直接アドレス選択制御信号に応答して、直接デ
   ータアドレスを与えるように、受取られた直接アドレス
   および前記直接アドレス修飾子を結合するための手段と
   、 ｃ）前記選択されたアドレスまたは前記直接データアド
   レスのいずれかを前記アクセス手段に選択的に与えるた
   めのマルチプレクサ手段とをさらに含む、特許請求の範
   囲第８項に記載のメモリ管理ユニット。
10. （１０）前記メモリ管理ユニットの外部にストアされた
    データをアクセスするためのインタフェイス手段をさら
    に含み、かつそこで前記マルチプレクサ手段がさらに前
    記選択されたアドレスまたは前記直接データアドレスの
    いずれかを前記インタフェイス手段に選択的に与える、
    特許請求の範囲第９項に記載のメモリ管理ユニット。
11. （１１）前記メモリ管理ユニットが相対的ジャンプ制御
    信号およびプログラムカウンタ制御信号に応答するもの
    であり、 前記発生手段に結合され、前記選択されたアドレスまた
    は前記相対的ジャンプ制御信号のいずれかを、かつ前記
    オフセット値または前記プログラムカウンタ制御信号の
    いずれかを選択的に与えるためのマルチプレクサ手段を
    さらに含む、特許請求の範囲第１０項に記載のメモリ管
    理ユニット。
12. （１２）少なくとも１個のデータバスを有し、かつ前記
    アドレス発生手段および前記データバスに結合され、前
    記アドレス発生手段により発生された前記アドレスまた
    は前記データバス上のアドレスのいずれかを前記第１の
    手段に選択的に与えるためのマルチプレクサ手段をさら
    に含む、特許請求の範囲第１項に記載のメモリ管理ユニ
    ット。
13. （１３）データをアクセスする際に用いるためのアドレ
    スの発生を管理するための信号プロセッサ装置であって
    、前記装置は間接アドレス選択制御信号、アドレス修飾
    制御信号および複数個の最初のアドレスに応答してアド
    レスを与え、ａ）前記複数個の最初のアドレスを含む複
    数個のアドレスを受取りかつストアするための第１のレ
    ジスタ手段と、 ｂ）前記複数個のアドレスにそれぞれ対応する複数個の
    アドレス修飾子として前記アドレス修飾制御信号を受取
    りかつストアするための第２のレジスタ手段と、 ｃ）前記間接アドレス選択制御信号に応答して、前記第
    １のレジスタ手段によリストアされるアドレスおよび前
    記第２のレジスタ手段によりストアされるそのそれぞれ
    に対応するアドレス修飾子を選択するための制御手段と
    、 ｄ）前記複数個のアドレス修飾子のその前記それぞれの
    ものに一致して、前記複数個のアドレスの前記選択され
    たものを変更するためのアドレス発生手段とを含む信号
    プロセッサ装置。
14. （１４）前記制御手段が後に前記アドレス発生手段に与
    えるために、前記複数個のアドレスの前記選択されたも
    のおよび前記複数個のアドレス修飾子のその前記それぞ
    れのものを同時に選択する、特許請求の範囲第１３項に
    記載の装置。
15. （１５）前記制御手段が後に前記アドレス発生手段に与
    えるために、前記複数個のアドレスの前記選択されたも
    のおよび前記複数個のアドレス修飾子のその前記それぞ
    れのものを同時に選択する、特許請求の範囲第１３項に
    記載の装置。
16. （１６）前記複数個のアドレスの前記選択されたものお
    よび前記複数個のアドレス修飾子のその前記それぞれの
    ものが前記アドレス発生手段に同時に与えられる、特許
    請求の範囲第１５項に記載の装置。
17. （１７）前記アドレス修飾制御信号が、前記アドレス発
    生手段による前記選択されたアドレスの変更の態様およ
    び条件に関連する情報を与え、そこで前記第２のレジス
    タ手段が前記アドレス修飾制御信号を修飾対応フィール
    ドとしてストアし、かつそこで前記アドレス発生手段が
    前記修飾対応フィールドに応答する、特許請求の範囲第
    １６項に記載の装置。
18. （１８）前記修飾対応フィールドが相互依存し、そのた
    め前記修飾対応フィールドの少なくとも１個が前記修飾
    対応フィールドの他のものの修飾性に決定的である、特
    許請求の範囲第１７項に記載の装置。
19. （１９）前記選択されたアドレスを与えると同時に前記
    アドレス発生手段にアドレスオフセット値を与えるため
    の手段をさらに含む、特許請求の範囲第１８項に記載の
    装置。
20. （２０）前記アドレス発生手段が選択可能モジュロ演算
    を行なうための手段を含み、かつそこで前記修飾対応フ
    ィールドの１個が前記アドレスオフセット値を前記選択
    されたアドレスと結合する際に行なわれるべき演算のモ
    ジュラスを選択するためのモジュロ値を与える、特許請
    求の範囲第１９項に記載の装置。
21. （２１）コンピュータユニットおよびマイクロシーケン
    サユニットが共通制御およびデータバスに結合されたデ
    ィジタル信号プロセッサにおいて、順に間接的に参照さ
    れアドレスされた参照データをストアし、発生しかつ与
    えるための改良されたメモリ管理ユニットが、前記マイ
    クロシーケンサにより与えられた間接参照アドレス選択
    制御信号に応答するように、かつ前記コンピュータユニ
    ットへかつそれからデータを伝送するために前記共通制
    御およびデータバスに結合され、前記改良が、 ａ）アドレスをストアするための複数個の選択可能アド
    レス記憶場所を与えるための第１のレジスタ手段と、 ｂ）アドレス修飾子をストアするための類似の複数個の
    選択可能記憶場所を与えるための第２のレジスタ手段と
    、 ｃ）前記アドレス選択制御信号に応答して、前記第１の
    レジスタ手段からアドレスを選択しかつ前記第２のレジ
    スタ手段からそれぞれのアドレス修飾子を選択するため
    の制御手段と、 ｄ）前記選択されたアドレスおよび前記それぞれに選択
    されたアドレス修飾子に基づく新たなアドレスを発生す
    るための手段とを含む、ディジタル信号プロセッサ。
22. （２２）前記制御手段が前記選択されたアドレスおよび
    前記それぞれに選択されたアドレス修飾子を前記発生手
    段に同時に与えるための手段を含む、特許請求の範囲第
    ２１項に記載のディジタル信号プロセッサ。
23. （２３）前記マイクロシーケンサユニットが、符号化さ
    れたアドレスオフセット値を選択的に与え、かつそこで
    前記発生手段が前記新たなアドレスを発生する際に前記
    符号化されたアドレスオフセット値を前記選択されたア
    ドレスに加算するための手段を含む、特許請求の範囲第
    ２２項に記載のディジタル信号プロセッサ。
24. （２４）前記マイクロシーケンサユニットがさらに、符
    号化されたアドレス指標値を選択的に与え、かつそこで
    前記改良が ａ）前記符号化されたアドレス指標値をストアするため
    の手段と、 ｂ）前記マイクロシーケンサユニットに応答して、前記
    符号化されたアドレスオフセット値、前記アドレス指標
    値または０のオフセット値を前記発生手段に選択的に与
    えるためのアドレスオフセット手段とをさらに含む、特
    許請求の範囲第２３項に記載のディジタル信号プロセッ
    サ。
25. （２５）前記それぞれに選択されたアドレス修飾子がモ
    ジュロ値を含み、かつそこで前記発生手段が、前記モジ
    ュロ値、前記選択されたアドレス、および前記アドレス
    オフセット手段により与えられたアドレスオフセット値
    に基づく前記新たなアドレスを発生する際に可変的モジ
    ュロ演算を行なうための手段を含む、特許請求の範囲第
    ２４項に記載のディジタル信号プロセッサ。
26. （２６）前記制御手段が前記第１のレジスタ手段からア
    ドレスを、かつ前記アドレス手段からアドレス修飾子を
    選択するための手段を含み、前記アドレスおよびアドレ
    ス修飾子が前記発生手段に与えられる、特許請求の範囲
    第２５項に記載のデジタル信号プロセッサ。
27. （２７）前記アドレスおよびアドレス修飾子が前記制御
    手段に応答して同時に選択される、特許請求の範囲第２
    ６項に記載のディジタル信号プロセッサ。
28. （２８）前記改良が、 ａ）複数個のデータ記憶場所でデータをストアするため
    の手段をさらに含み、かつ前記選択されたアドレスに応
    答してデータ記憶場所を選択するための手段を含み、か
    つ ｂ）前記マイクロシーケンサ手段に応答して、前記第１
    のレジスタ手段において前記新たなアドレスを選択的に
    ストアするための手段を含む、特許請求の範囲第２４項
    に記載のディジタル信号プロセッサ。
29. （２９）アドレス選択制御信号およびアドレスオフセッ
    ト値を与えるためのマイクロシーケンサを含む、単一チ
    ップモノリシックディジタル信号プロセッサのメモリ管
    理ユニットであって、前記メモリ管理ユニットが前記デ
    ィジタル信号プロセッサに関して内部または外部のデー
    タ記憶ユニットにおけるデータのアクセス動作および記
    憶に備え、前記メモリ管理ユニットが、 ａ）データ場所の最初のアドレスをそれぞれストアする
    ための第１の複数個のレジスタと、ｂ）アドレス修飾デ
    ータをストアするための第２の複数個のレジスタとを含
    み、前記第１の複数個のレジスタの各レジスタが前記第
    ２の複数個のレジスタのそれぞれに対応するものに相関
    し、さらに ｃ）前記アドレス選択制御信号に応答して、最初のアド
    レスをアクセスしかつ記憶し、かつ前記選択された最初
    のアドレスのアクセス動作と同時の、前記第２の複数個
    のレジスタのそれぞれに対応するレジスタのアドレス修
    飾子データをアクセスするために前記第１の複数個のレ
    ジスタのレジスタを選択するためのレジスタ選択デコー
    ダと、ｄ）前記選択された最初のアドレス、前記同時に
    アクセスされたアドレス修飾子データおよび前記アドレ
    スオフセット値に応答して、新たな最初のアドレスを発
    生するためのアドレス発生器とを含み、前記アドレス発
    生器が前記アドレス修飾子データに応答してプログラム
    可能モジュラス演算ユニットを含むメモリ管理ユニット
    。
30. （３０）前記選択された最初のアドレスに応答してアク
    セスされたデータ記憶ユニットをさらに含み、前記新た
    な最初のアドレスが前記第１の複数個のレジスタの前記
    選択されたレジスタにストアされる、特許請求の範囲第
    ２９項に記載のメモリ管理ユニット。
31. （３１）対応するアドレス空間内でデータアクセスアド
    レスの間接アドレス参照の次のアドレス発生に備えるメ
    モリ管理ユニットであって、前記メモリ管理ユニットが
    、 ａ）最初のアドレスレジスタの第１のおよび第２の読出
    しおよび書込みポートを有し、最初のデータアクセスア
    ドレスをストアするためのファイルと、 ｂ）アドレス更新データレジスタの第１のおよび第２の
    読出しおよび書込みポートを有し、前記最初のデータア
    クセスアドレスの更新に関するデータをストアするため
    のファイルと、 ｃ）第１のアドレス空間に対応するアドレス場所でデー
    タをストアするための第１のデータファイルと、 ｄ）第２のアドレス空間に対応するアドレス場所でデー
    タをストアするための第２のデータファイルと、 ｅ）前記第１のおよび前記第２のデータファイルのいず
    れかまたは両方にストアされるデータをアクセスするた
    めの最初のアドレスを与えるように、前記最初のアドレ
    スレジスタファイルのレジスタを選択するための手段と
    、 ｆ）更新された最初のデータアクセスアドレスを発生す
    るための第１のおよび第２のアドレス発生ユニットとを
    含み、前記第１のアドレス発生ユニットが、対応する最
    初のデータアドレスを受取るために前記第１のおよび前
    記第２の読出しポートをそれぞれ介して前記最初のアド
    レスレジスタファイルの前記選択されたレジスタに結合
    され、前記アドレス更新データファイルの予め定められ
    たレジスタからアドレス更新データを受取るために前記
    第１のおよび前記第２の読出しポートをそれぞれ介して
    前記アドレス更新データレジスタファイルに結合され、
    かつ更新された最初のデータアクセスアドレスを前記選
    択されたレジスタに戻すために前記第１のおよび前記第
    ２の書込ポートをそれぞれ介して前記最初のアドレスレ
    ジスタファイルに結合されたメモリ管理ユニット。
32. （３２）指標オフセット値をストアしかつ前記第１のお
    よび第２のアドレス発生ユニットに前記指標オフセット
    値を選択的に与えるための指標レジスタをさらに含み、
    前記第１のおよび第２のアドレス発生ユニットが前記指
    標レジスタに結合され、前記更新された最初のデータア
    クセスアドレスが発生され、それによってさらに前記指
    標オフセット値に依存する、特許請求の範囲第３１項に
    記載のメモリ管理ユニット。
33. （３３）少なくとも１個のデータバスを有し、かつ前記
    第１のおよび前記第２のアドレス発生ユニットにそれぞ
    れ、かつ前記データバスに結合され、前記第１のアドレ
    ス発生ユニットにより発生された前記アドレスまたは前
    記データバス上のアドレスのいずれかを前記最初のアド
    レスレジスタの前記第１の読出しポートに、かつ前記第
    ２のアドレス発生ユニットにより発生された前記アドレ
    スまたは前記データバス上のアドレスのいずれかを前記
    最初のアドレスレジスタの前記第２の読出しポートにそ
    れぞれ選択的に与えるための第１のおよび第２のマルチ
    プレクサ手段をさらに含む、特許請求の範囲第３１項に
    記載のメモリ管理ユニット。
34. （３４）最初のアドレス信号を与えるアドレスレジスタ
    ファイルおよびモジュロ信号を与えるモジュロレジスタ
    ファイルを有するメモリ管理ユニットにおいて、アドレ
    スモジュロ調整ユニットが、 ａ）前記最初のアドレス信号に応答して、ユーザ供給の
    変位値および前記最初のアドレスのユーザ特定のものを
    表わす信号の合計を表わす信号を発生するための手段と
    、 ｂ）前記合計信号および前記モジュロのユーザ特定のも
    のに応答して、前記合計信号を調整しかつモジュロ調整
    アドレスを発生するための手段とを含み、前記アドレス
    が前記ユーザ特定のモジュラスにより制限された範囲内
    にあるメモリ管理ユニット。
35. （３５）アドレスモジュロ調整ユニットにおいて前記調
    整手段が、 前記合計信号の前記予め定められたビット位置、前記最
    初のアドレス信号および前記ユーザ特定のモジュラスに
    応答して、第１の範囲における前記ユーザ特定のモジュ
    ロ値に対する前記モジュロ調整アドレスを与えるための
    第１の手段と、 前記合計信号の前記予め定められたビット位置、前記最
    初のアドレス信号および前記ユーザ特定のモジュラスに
    応答して、第２の範囲における前記ユーザ特定のモジュ
    ロ値に対する前記モジュロ調整アドレスを与えるための
    第２の手段と、 前記第１のおよび第２のモジュロ調整アドレス手段に結
    合され、前記第１のモジュロ調整アドレス手段または前
    記第２のモジュロ調整アドレス手段のいずれかにより発
    生された前記モジュラス調整アドレスを選択的に与える
    ためのマルチプレクサ手段とを含む、特許請求の範囲第
    ３４項に記載のメモリ管理ユニット。
36. （３６）アドレスモジュロ調整ユニットにおいて、前記
    第１のモジュロ調整アドレス手段が、前記合計信号の前
    記予め定められたビット位置、前記最初のアドレス信号
    の予め定められたビット位置、および前記ユーザ特定の
    モジュラスに応答して、前記合計信号の前記ビット位置
    で表わされた前記アドレスが前記ユーザ特定のモジュラ
    スを越えるかどうかを示す２進の値の信号を発生するた
    めの限界チェック手段と、 前記２進の値の信号および前記合計信号の前記予め定め
    られたビット位置に応答して、このような合計信号の前
    記予め定められたビット位置に前記ユーザ特定のモジュ
    ラスを選択的に加算しまたは減算し、かつ前記モジュラ
    ス調整アドレスを表わす１組の信号をそこから発生する
    ための手段とを含む、特許請求の範囲第３５項に記載の
    メモリ管理ユニット。
37. （３７）アドレスモジュロ調整ユニットにおいて、前記
    限界チェック手段が、 前記ユーザ特定のモジュラスの予め定められたビット位
    置に応答して、そこから１組のマスク信号を発生するた
    めの手段と、 各々が前記最初のアドレス信号の予め定められたビット
    位置および前記マスク信号の予め定められたものに応答
    して、そこから出力信号を発生するための複数個のＡＮ
    Ｄゲートと、 各々が前記ＡＮＤゲートにより発生された前記信号の予
    め定められたものおよび前記ユーザ特定のモジュラスの
    予め定められたビット位置に応答して、そこから出力信
    号を発生するための複数個のＯＲゲートと、 各々が前記ＡＮＤゲートの予め定められたものおよび前
    記ＯＲゲートの予め定められたものに結合され、前記ユ
    ーザ特定の変位値の予め定められた符号ビット位置に応
    答して、前記ＡＮＤゲートまたは前記ＯＲゲートのいず
    れかにより発生された前記信号を選択的に与えるための
    複数個のマルチプレクサ手段と、 第１の入力で前記マルチプレクサ手段により与えられた
    前記信号を、かつ第２の入力で前記合計信号の前記予め
    定められたビット位置を受取り、前記２進の値の信号を
    発生するための比較器手段とを含む、特許請求の範囲第
    ３６項に記載のメモリ管理ユニット。
38. （３８）アドレスモジュロ調整ユニットにおいて、前記
    第２のモジュロ調整アドレス手段が、各々が前記ユーザ
    特定のモジュラスを表わす信号の予め定められたビット
    位置に応答して、そこから出力信号を発生するための複
    数個のＡＮＤゲートと、 各々が前記ＡＮＤゲートの予め定められたものに結合さ
    れ、前記予め定められたＡＮＤゲートにより発生された
    前記信号に応答して、前記合計信号の予め定められたビ
    ット位置または前記最初のアドレス信号の予め定められ
    たビット位置のいずれかである信号を選択的に与えるた
    めの複数個のマルチプレクサ手段と、 前記ユーザ特定のモジュラスを表わす前記信号の予め定
    められたビット位置に結合され、前記ユーザ特定のモジ
    ュラスの前記予め定められたビット位置を表わす前記信
    号に応答して、前記合計信号の予め定められたビット位
    置または前記最初のアドレス信号の予め定められたビッ
    ト位置のいずれかである信号を選択的に与えるためのマ
    ルチプレクサ手段とを含む、特許請求の範囲第３５項に
    記載のメモリ管理ユニット。
39. （３９）アドレスモジュロ調整ユニットにおいて、前記
    加算／減算手段がさらに前記ユーザ特定の変位値の予め
    定められた符号ビット位置に応答して、それによって前
    記加算または前記減算が前記限界チェック手段により発
    生された前記２進の値の信号および前記符号ビット位置
    に応答して請負われる、特許請求の範囲第３８項に記載
    のメモリ管理ユニット。
40. （４０）アドレスモジュロ調整ユニットにおいて、モジ
    ュロの前記第１の範囲が０ないし６４の範囲のすべての
    整数を含み、かつそこでモジュロの前記第２の範囲が１
    ２８、２５６および５１２の値を含む、特許請求の範囲
    第３５項に記載のメモリ管理ユニット。
41. （４１）複数個のアドレスされた場所を有し、複数個の
    アドレスレジスタおよび複数個のモジュロレジスタを採
    用し、各々が前記アドレスレジスタの予め定められたも
    のに対応する、メモリをアクセスする方法であって、 ａ）前記アドレスレジスタの１個にアドレスＡｉをスト
    アしかつ前記対応するモジュロレジスタにモジュラス値
    Ｎをストアする段階と、 ｂ）段階（ａ）で決定されたアドレスで間接的に前記メ
    モリをアクセスし、かつ変位Ｄを特定しかつ段階（ａ）
    で前記レジスタにストアされた前記アドレスＡｉを参照
    することによりこのアドレスを同時に更新する段階とを
    含み、モジュロ調整アドレスＡｍが最初のアドレスＡｉ
    および変位Ｄの合計である変位アドレスＡｄ、および上
    限（下限）アドレス（ＡＵＢ）から決定され、負の（正
    の）変位に対して以下のようになり、 Ｄ＜０に対して、Ａｍ＝（Ａｄ−Ａ＿Ｕ＿Ｂ）ＭＯＤ　
    Ｎ＋Ａ＿Ｕ＿Ｂ Ｄ≧０に対して、Ａｍ＝（Ａｄ−Ａ＿Ｌ＿Ｂ）ＭＯＤ　
    Ｎ＋Ａ＿Ｌ＿Ｂ ここでは下限アドレスは０に等しいＸ個の最下位ビット
    から形成され、ここではＸは（Ｎ−１）およびＡｉの（
    １０−Ｘ）個の最上位ビットを表わすのに必要な２進の
    ビットの数であり、かつＡ＿Ｌ＿Ｂで論理的にＯＲ処理
    された２進の値（Ｎ−１）として上限アドレスが決定さ
    れ、さらに ｃ）前記モジュロ調整アドレスＡｍにより段階（ａ）で
    ストアされた前記アドレスＡｉを置換する段階を含むア
    ドレス更新段階を含む方法。
42. （４２）指標レジスタをさらに採用し、かつそこで段階
    （ａ）が前記指標レジスタにユーザ特定の指標値をスト
    アすることをさらに要求し、かつそこで段階（ｂ）が前
    記変位値として前記指標値を間接的に用いる前記メモリ
    をアクセスすることをさらに要求する、特許請求の範囲
    第４１項に記載のメモリアドレス方法。
43. （４３）段階（ｂ）が前記変位値として特定のオフセッ
    ト値を用いる前記メモリをアクセスすることをさらに要
    求する、特許請求の範囲第４１項に記載のメモリアドレ
    ス方法。
44. （４４）第１の範囲段階（ｂ）内で前記モジュラス値Ｎ
    に対して、前記モジュラス値Ｎからマスクを発生し、か
    つ前記アドレスＡｉを表わす前記マスクおよび信号を表
    わす信号のＡＮＤの対応するビット位置により前記下限
    アドレスの予め定められたビット位置を決定することを
    さらに要求する、特許請求の範囲第４１項に記載のメモ
    リアドレス方法。
45. （４５）段階（ｂ）が前記モジュラス値Ｎを表わす信号
    および前記下限アドレスを表わす信号のＯＲ処理の対応
    するビット位置により前記上限アドレスの予め定められ
    たビット位置を決定することをさらに要求する、特許請
    求の範囲第４４項に記載のメモリアドレス方法。
46. （４６）段階（ａ）、（ｂ）および（ｃ）の代わりに用
    いられるべき段階、すなわち （ｄ）ユーザ特定の場所で前記メモリを直接にアクセス
    する段階をさらに含む、特許請求の範囲第４１項に記載
    のメモリアドレス方法。
47. （４７）内部メモリページレジスタをさらに採用し、か
    つそこで代わりの段階（ｄ）がユーザ特定のページ値を
    前記内部メモリページレジスタにストアし、かつ前記内
    部メモリページレジスタおよび前記ユーザ特定の場所の
    内容をつなぐことによりユーザ特定の場所で前記メモリ
    を直接にアクセスすることをさらに要求する、特許請求
    の範囲第４６項に記載のメモリアクセス方法。
48. （４８）段階（ａ）でストアされた前記モジュラスＮが
    ０から２＾ｎおよび２＾ｎ＾＋＾１、２＾ｎ＾＋＾２、
    …、２＾ｎ＾＋＾ｍの範囲でユーザ選択可能であり、そ
    こではｎおよびｍが予め定められた正の整数である、特
    許請求の範囲第４１項に記載のメモリアクセス方法。
49. （４９）ｎ＝６およびｍ＝３である、特許請求の範囲第
    ４８項に記載のメモリアクセス方法。
50. （５０）前記メモリが外部メモリを含む、特許請求の範
    囲第４７項に記載のメモリアクセス方法。