JPS62208152A

JPS62208152A - 冗長化並列伝送装置

Info

Publication number: JPS62208152A
Application number: JP61051681A
Authority: JP
Inventors: Koji Demachi; 公二出町
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1986-03-10
Filing date: 1986-03-10
Publication date: 1987-09-12
Anticipated expiration: 2009-05-25
Also published as: JPH0640318B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、装置を構成する各ユニットを結合する並列バ
スを備えた情報処理装置に関し、特に冗長化の機能を付
加したものである。

（従来の技術）情報処理装置は入力二二、ト、演算エニット。

出カニニットなどの複数のユニットで構成され、これら
は並列バスを介して結合されている。並列バスに結合さ
れたユニットのうち一台が故障してパス信号に異常を発
生させると、故障した装置に対するデータの送受だけで
なく並列バス上のすべてのデータの送受が正常に行われ
なくなる。

そこで、バス信号の異常を検出するために、並列バスで
はパリティ又はエラーコレクティングコード（以下ＥＣ
Ｃという）Ｋよる冗長化が行われている。

（発明が解決しようとする問題点）しかしながら、パリティによる冗長化では異常の発見は
可能であるが、誤ったデータの回復手段がない欠点があ
る。またＦＣＣによる冗長化では実現のための回路構成
が複雑になると共にデータ伝送に必要とする時間が増大
する欠点があった。

本発明はこのような欠点を解決したもので、異常が発生
した場合のデータの回復が行え、かつデータ伝送効率の
高い冗長化並列伝送装置を実現することを目的とする。

（問題点を解決するための手段）このような目的を達成する本発明は、複数の二二、トの
間でデータの授受を並列バス上で行う並列伝送装置にお
いて、データ信号中に誤ったデータビットが存在するこ
とを示すビット誤り検出線路、誤りが生じたデータビッ
トのワード内の位置を伝送する誤りビット指示線路、誤
りが生じたデータビットの正しい値を伝送する予備デー
タビ。

ト線路を設けた並列バスと、データ送出の際に並列バス
上のデータを読返し送出すべきデータとの比較を行うリ
ードバック手段、リードバック手段で不一致を検出する
と前記ビット誤り検出線路をアクティブ圧すると、ト誤
り報知手段、誤りの生じたビットのワード内の位置を誤
りビット指示線路に送出すと共に誤りの生じたビットの
正しい値を予備データビット線路に送り出すデータ訂正
手段を設けた送信部と、データを受信する際にビット誤
り検出線路がアクティブであるときは、誤りビット指示
線路の信号が示す位置のビットに予備データビット線路
の信号をデータとして受信する誤りビット回復手段を設
けた受信部とを備えたことを特徴とするものである。

（作用）ビット誤り検出線路はデータ信号中に誤ったデータビッ
トが存在することを報告するために用いる。誤りビット
指示線路及び予備データビット線路は誤ったデータビッ
トを正しい値に回復するため忙用いる。

リードバック手段は冗長化したバスを使用するか否か判
断する。ビット誤り報知手段及びデータ訂正手段は冗長
化したバスを用いて、誤ったデータビットを正しい値に
回復するために信号を出力する。

誤りビット回復手段は冗長化されたバスを用いて、誤っ
たデータビットを正しい値に回復して、データを取扱う
。

（実施例）以下図面を用いて本考案を説明する。

第１図は本発明の一実施例を示す構成ブロック図である
。図において、１０は並列バスでアドレス信号、データ
信号、アクセス制御信号が伝送される。１１は冗長バス
で、並列バス１０のデータ信号に誤りが発生した場合に
回復に必要な信号。

即ちビット誤り検出信号、誤りビット指示信号及び予備
データビット信号が伝送される。

２０は二二、トが並列バス１０．１１に情報を送信部、
２１は並列バス１０と情報の授受をする並列バスインタ
ーフェイス部、２２は並列バスインターフェイス部２１
ｆ：制御する送信制御部、２３は送信制御部２２が並列
バス１０に送出したデータを読返して送出すべきデータ
との比較を行うリードパ、り手段で、一致しているか不
一致であるか出力する。２４はリードバック手段２３で
不一致を検出すると冗長バス１１を介して送出したデー
タＫｌ！ｌ？が発生したことを知らせるビット誤り報知
手段、２５＃ｉＭりの生じたビットのワード内の位置と
、正しい値を冗長バス１１に送り出すデータ訂正手段、
２６はビット誤り報知手段２４とデータ訂正手段２５の
出力を冗長バス１１に送り出す冗長バスインターフェイ
ス手段である。

３０は二二、トが並列バス１０．１１から情報を受取る
受信部、３１は並列バス１０と情報の授受を行う並列バ
スインターフェイス部、３２は並列バスインターフェイ
ス部３１を制御する受信制御部、３３は冗長バス１１に
データの誤りが報知されている場合にこの誤りを訂正す
るのに必要なデ−夕を冗長バス１１から取出す誤りビッ
ト回復手段で、正しいデータに回復して受信制御部３２
に渡す。３４け誤りビット回復手段３３が冗長バス１１
から情報を入力する。

このように構成された装置の動作を次に説明する。まず
正常な通信状態では、送信制御部２２は並列バスインタ
ーフェイス部２１を介して並列バス１０にデータ等を送
出す。受信制御部３２は並列バスインターフェイス部３
１を介して並列バスｌＯからデータ等を受取り、必要な
処理を行う。

冗長バス１１は使用されない。

次に異常な通信状態では、送信制御部２２は並列バス１
０にデータ等を送出す。リードバック手段２３によって
並列パスｌｏ上のデータビットに誤りが発生しているこ
とを検出すると、ビット誤り報知手段２４を介して冗長
バス１１に誤りが生じた旨を知らせる。又、データ訂正
手段２５によって、誤りのあるデータを回復させるため
に必要な情報を冗長バス１１に送出す。

受信制御部３２は並列バス１ｏからデータ等を受取る。

誤りビット回復手段３３は冗長バス１１から並列バス１
０上のデータビットに誤りがあることを知り、回復に必
要なデータを冗長バス１１から受取って正しいデータに
する。

第２図は本発明の具体例を示す構成接続図である。図に
おいて、１０はデータを送るデータバス、１２はデータ
信号中に誤ったデータビットが存在性することを示すビＦ　）　Ｊｌｌ　り検出線路、１３は
誤りが生じたデータビットのワード内の位置を伝送する
誤りビット指示線路、１４は誤りが生じたデータビット
の正しい値を伝送する予備データビット線路である。線
路１２，１３．１４は前記した冗長バス１１に相当し、
データバスｌｏとあわせた全体で並列バスと呼ばれる。

４０は二二、トが並列バスに情報を送出す送信部、４１
はデータバス１ｏにデータを出方する出力データレジス
タで１図では４ビ、トの場合を示しているがビット数に
合わせて増減する。４２は出力データレジスタ４１にデ
ータを与える内部バス、４３は出力データレジスタ４１
とデータバス１０に出力された内容とを比較する送出デ
ータ比較回路、４４は送出データ比較回路４３で不一致
を検出した場合にビット誤り検出線路１２をアクティブ
にするビット誤り検出回路、４５は送出データ比較回路
４３で不一致を検出したビットのワード内の位置を求め
る誤りビット符号化回路で、誤りビット指示線路１３に
出力する。４６は誤っているビットの正しい値を予備デ
ータビット線路１４に出力する訂正データ選択回路であ
る。

５０は二二、トが並列バスから情報を受取る受信部、５
１はデータバス１０で受取ったデータを伝送する内部バ
ス、５２はビット誤り検出線路１２がアクティブである
場合は誤りビット指示線路１３及び予備データビット線
路１４の信号を用いて誤りビットを訂正するためにデー
タビットに対応した信号を発生する誤りビット復号化回
路、５３は誤りビット復号化回路５２の信号とデータビ
ットとの論理演算を行うデータ訂正回路で、誤ったデー
タビットを正しい値にする。

このように構成された装置において、誤りの生じたデー
タは次の如く訂正される。送出データ比較回路４３は出
力データレジスタ４１の出力するデータビットとデータ
バスｌｏ上のデータビットとを比較し、不一致であれは
ビット誤り検出回路４４によってビット誤り検出線路１
２をアクティブにすると共に、誤りビット符号化回路４
５によって誤りビットのワード内の位置を誤りビット指
示線路１３に出力し、訂正データ選択回路４６によって
正しい値を予備データビット線路に出力する。

誤りビット復号化回路５２はビット誤り検出線路１２が
アクティブである場合に、誤りビット指示線路１３と予
備データビット線路１４により訂正に必要なデータを得
て、データ訂正回路５３によって正しい値にデータを訂
正して内部バス５１に供給する。

（発明の効果）以上説明したように１本発明によれば並列バス上での１
ビツトの異常に対して回復動作が可能となり、並列バス
の信頼性が向上する。

また並列パス上の異常がデータの送信側、受信側の双方
で認識できるので、異常発生を通報するシステム構成が
容易に実現できる。

また実施例のようにゲートを用いて送出データ比較回路
４３及びデータ訂正回路５３を構成しているので、単純
な回路構成となり高速で信頼性の高い並列バスを安価に
実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成ブロック図、第２
図は第１図の装置の具体例を示す構成接続図である。１２・・・ビット誤り検出線路、１３・・・誤りビット
指示線路、１４・・・予備データビット線路、２３・・
・リードバック手段、２４・・・ビット誤り報知手段、
２５・・・データ訂正手段、３３・・・誤りビット回復
手段。

Claims

【特許請求の範囲】複数のユニットの間でデータの授受を並列バス上で行う
並列伝送装置において、データ信号中に誤ったデータビットが存在することを示
すビット誤り検出線路、誤りが生じたデータビットのワ
ード内の位置を伝送する誤りビット指示線路、誤りが生
じたデータビットの正しい値を伝送する予備データビッ
ト線路を設けた並列バスと、データ送出の際に並列バス上のデータを読返し送出すべ
きデータとの比較を行うリードバック手段、リードバッ
ク手段で不一致を検出すると前記ビット誤り検出線路を
アクティブにするビット誤り報知手段、誤りの生じたビ
ットのワード内の位値を誤りビット指示線路に送出すと
共に誤りの生じたビットの正しい値を予備データビット
線路に送り出すデータ訂正手段を設けた送信部と、デー
タを受信する際にビット誤り検出線路がアクティブであ
るときは、誤りビット指示線路の信号が示す位置のビッ
トに予備データビット線路の信号をデータとして受信す
る誤りビット回復手段を設けた受信部とを備えたことを特徴とする冗長化並列伝送装置。