JPS62210785A - 垂直同期分離回路 - Google Patents
垂直同期分離回路Info
- Publication number
- JPS62210785A JPS62210785A JP5262186A JP5262186A JPS62210785A JP S62210785 A JPS62210785 A JP S62210785A JP 5262186 A JP5262186 A JP 5262186A JP 5262186 A JP5262186 A JP 5262186A JP S62210785 A JPS62210785 A JP S62210785A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- detection circuit
- pulse
- synchronizing signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はデジタル的な信号処理を行う、テレビジ冒ン受
像機の垂直同期分離回路に関する。
像機の垂直同期分離回路に関する。
従来の垂直同期分離回路は、積分回路とレベル検出回路
とから成る。テレビジ曹ン信号より分離された複合同期
信号は前記積分回路により積分され、この積分出力をレ
ベル検出回路に導き、一定のスライスレベルと比較し、
この比較結果として垂直同期信号を得るものである。
とから成る。テレビジ曹ン信号より分離された複合同期
信号は前記積分回路により積分され、この積分出力をレ
ベル検出回路に導き、一定のスライスレベルと比較し、
この比較結果として垂直同期信号を得るものである。
以上において、複合同期信号にノイズが著しく重畳され
た場合には、積分出力に異常をきたし。
た場合には、積分出力に異常をきたし。
垂直同期信号の発生タイミングが早まってしまう。
また、テレビジ璽ン信号の垂直同期信号のパルス幅を通
常とは異ならしめている場合、例えばＶＴＲ等を用いた
ダビング防止のため予め垂直同期信号の幅を狭く設定し
た場合には、逆に垂直同期信号の発生タイミングは遅ま
るごとになる。
常とは異ならしめている場合、例えばＶＴＲ等を用いた
ダビング防止のため予め垂直同期信号の幅を狭く設定し
た場合には、逆に垂直同期信号の発生タイミングは遅ま
るごとになる。
よって、このような事態に対処するため、従来の垂直同
期分離回路では、前記積分回路の時定数を切換え可能と
するものであり１例えば状況に応じ時定数３０μ式から
６０μ式にあるいはその逆に切換えることができるもの
であった。ただし、この切換は視聴者自ら行うものであ
り、煩しく、自動化が要望されている。
期分離回路では、前記積分回路の時定数を切換え可能と
するものであり１例えば状況に応じ時定数３０μ式から
６０μ式にあるいはその逆に切換えることができるもの
であった。ただし、この切換は視聴者自ら行うものであ
り、煩しく、自動化が要望されている。
本発明は、上述した要求に応じ成されたもので。
信号の受信状態によって自動釣に垂直同期信号の検出タ
イミングを変更し、適正なる垂直同期信号の分離を可能
とする垂直同期分離回路を提供することを目的とする。
イミングを変更し、適正なる垂直同期信号の分離を可能
とする垂直同期分離回路を提供することを目的とする。
本発明は上記目的を達成するため、複合同期信号に含ま
れるパルスをデジタル的に検出し、この検出結果に基づ
き積分回路の時定数もしくはレベル検出回路のスライス
レベルを切換えることにより垂直同期信号の検出タイミ
ングを変更するものである。
れるパルスをデジタル的に検出し、この検出結果に基づ
き積分回路の時定数もしくはレベル検出回路のスライス
レベルを切換えることにより垂直同期信号の検出タイミ
ングを変更するものである。
以下１本発明の実施例を詳細に説明する。第１図に本発
明の一実施例に係る。垂直同期分離回路の構成を示す。
明の一実施例に係る。垂直同期分離回路の構成を示す。
垂直同期分離回路圓は、立上り検出回路（１）、パルス
検出回路（２）、連続性検出回路（３）、及び積分回路
（４）、レベル検出回路（５）より成る。
検出回路（２）、連続性検出回路（３）、及び積分回路
（４）、レベル検出回路（５）より成る。
複合同期信号ｃ ｓｙｎは前記立上り検出回路（１）並
びに積分回路（４）に供給される。立上り検出回路（１
）は。
びに積分回路（４）に供給される。立上り検出回路（１
）は。
複合同期信号Ｃａｙｎ及びこれに重畳されるノイズも含
めその立上りを検出し、それぞれの立上りに同期した連
続した１クロツク（φＳ）のパルスを発生する。この立
上り検出パルス（６）はパルス検出回路（２）に導びか
れ計数される。計数は周期１／２ｆＨ（ｆＨは水平周波
数）の供給を受け、２水平走査期間毎に行われ、計数値
が一定値に達した場合には、前記パルス検出回路（２）
は、パルス検出信号（７）を連続性検出回路（３）に出
力すると共に、オーバーフロー信号（８）を立上り検出
回路（２）に出力する。これにより前記立上り検出回路
（１）は立上り検出パルス（６）の供給を停止する。前
記連続性検出回路は、パルス検出信号（力の連続発生の
度合を検出するもので、所定の連続性が満された場合に
は積分回路（４）に向け。
めその立上りを検出し、それぞれの立上りに同期した連
続した１クロツク（φＳ）のパルスを発生する。この立
上り検出パルス（６）はパルス検出回路（２）に導びか
れ計数される。計数は周期１／２ｆＨ（ｆＨは水平周波
数）の供給を受け、２水平走査期間毎に行われ、計数値
が一定値に達した場合には、前記パルス検出回路（２）
は、パルス検出信号（７）を連続性検出回路（３）に出
力すると共に、オーバーフロー信号（８）を立上り検出
回路（２）に出力する。これにより前記立上り検出回路
（１）は立上り検出パルス（６）の供給を停止する。前
記連続性検出回路は、パルス検出信号（力の連続発生の
度合を検出するもので、所定の連続性が満された場合に
は積分回路（４）に向け。
その積分時定数を切換える切換信号（９）を出力する。
積分回路（４）は、前記切換信号（９）に応じて時定数
を切換え、複合同期信号ｃｓｙｎの積分を実行する。得
られる積分出力翰は、レベル検出回路（５）により。
を切換え、複合同期信号ｃｓｙｎの積分を実行する。得
られる積分出力翰は、レベル検出回路（５）により。
一定のスライスレベルと比較され、比較結果が垂直同期
信号Ｖｓｙｎとなる。なお、上記において所定の連続性
が満たされた場合とは１例えば通常の信号とノイズが著
しい信号との対比においてはノイズが著しい信号が到来
した場合であり、また通常の信号と前述したダビング防
止のため特殊な形態の信号との対比においては通常信号
が到来した場合である。
信号Ｖｓｙｎとなる。なお、上記において所定の連続性
が満たされた場合とは１例えば通常の信号とノイズが著
しい信号との対比においてはノイズが著しい信号が到来
した場合であり、また通常の信号と前述したダビング防
止のため特殊な形態の信号との対比においては通常信号
が到来した場合である。
以下、各構成回路の具体例を示し、これに基づきそれら
の動作を説明する。第２図に立上り検出回路（１）の具
体的構成例を示す。複合同期信号Ｃａｙｎは、ラッチ（
１０１）によりクロックφｍ（＝４ｆｓｃ、 ｆｍｃは
色副搬送波の周波数）の１クロツク分遅延される。反転
遅延信号（１０２）は前記複合同期信号ｃｓｙｎ並びに
後段のパルス検出回路（２）の出力するオーバフロー信
号（８）と共にＡＮＤゲー） （１０３）に導びかれる
。この結果、 ＡＮＤグー） （１０３）は複合同期信
号Ｃ５ｙｎ及びこれに重畳されるノイズの各々立上りに
同期した立上り検出パルス（６）を出力する。
の動作を説明する。第２図に立上り検出回路（１）の具
体的構成例を示す。複合同期信号Ｃａｙｎは、ラッチ（
１０１）によりクロックφｍ（＝４ｆｓｃ、 ｆｍｃは
色副搬送波の周波数）の１クロツク分遅延される。反転
遅延信号（１０２）は前記複合同期信号ｃｓｙｎ並びに
後段のパルス検出回路（２）の出力するオーバフロー信
号（８）と共にＡＮＤゲー） （１０３）に導びかれる
。この結果、 ＡＮＤグー） （１０３）は複合同期信
号Ｃ５ｙｎ及びこれに重畳されるノイズの各々立上りに
同期した立上り検出パルス（６）を出力する。
第３図はパルス検出回路（３）の−具体例である。
前記立上り検出パルス（６）は、３ｂｉｔ加算器（２０
１）に入力され、ラッチ（２０２）の遅延出力（２０３
）と加算される。加算結果（２０４）は前記ラッチ（２
０２）により１り四ツク分遅延され前記遅延出力（２０
３）として出力される。このときラッチ（２０２）のり
、１リア端子には１周期が２水平走査周期（２Ｈ）でパ
ルス幅がエフロツク分の信号１／２ ｆＨが供給される
。よって。
１）に入力され、ラッチ（２０２）の遅延出力（２０３
）と加算される。加算結果（２０４）は前記ラッチ（２
０２）により１り四ツク分遅延され前記遅延出力（２０
３）として出力される。このときラッチ（２０２）のり
、１リア端子には１周期が２水平走査周期（２Ｈ）でパ
ルス幅がエフロツク分の信号１／２ ｆＨが供給される
。よって。
ラッチ（２０２）の出力（２０３）は２Ｈ期間の立上り
パルス数（ノイズ量）を計数することになる。前記出力
（２０３）はさらにＡＮＤゲー） （２０５）に導ひか
れる。
パルス数（ノイズ量）を計数することになる。前記出力
（２０３）はさらにＡＮＤゲー） （２０５）に導ひか
れる。
ＡＮＤゲー） （２０５）はノイズ量が所定値に達した
とき、すなわち前記出力（２０３）が「１１１」となっ
たとき、パルス検知信号（２０６）を出力する。パルス
検知信号（２０６）はラッチ（２０７）を介し、パルス
検出信号（力及びこれの反転信号であるオーバフロー信
号（８）として出力される。
とき、すなわち前記出力（２０３）が「１１１」となっ
たとき、パルス検知信号（２０６）を出力する。パルス
検知信号（２０６）はラッチ（２０７）を介し、パルス
検出信号（力及びこれの反転信号であるオーバフロー信
号（８）として出力される。
第４図に連続性検出回路の一へ体例を示す。前記パルス
検出信号（力はＡＮＤグー） （３０１）に、またイン
バータ（３０２）を介してＡＮＤグー） （３０３）に
各々供給される。前記ＡＮＤゲー） （３０１）には検
出信号（力の他、後述するアップ・ダウンカウンタ（３
０４）の出力が全て「１」のとき、ＮＡＮＤゲー） （
３０５）から出力されるセット信号（３０６）が、また
ＡＮＤゲート（３０３）ζこは前記カウンタ（３０４）
の出力が全てｒＯＪのとき、 ｏｎ−ゲー） （３０７
）から出力されるリセット信号（３０８）が各々供給さ
れる。さらにＡＮＤゲート（３０３）、 （３０４）の
双方には’／２ｆＨ信号が供給される。よって、 ＡＮ
Ｄグー） （３０１）、 （３０３）は、パルス検出信
号（７）の連続性に応じて、前記アップ自ダウンカウン
タ（３０４）の計数制御を行うカウントダウン信号（３
０９） 、カウントアツプ信号（３１０）を２Ｈのタイ
ミングで出力することになる。前記カウンタ（３０４）
は、これら信号（３０９）、 （３１０）に応じて計数
動作し、計数信号（３１１）を出力する。計数信号（３
１１）は前記ＮＡＮＤゲート（３０５）、ＯＲゲート（
３０７）の双方に導びかれる。各ゲート出力は前述の如
く前記ＡＮＤゲー） （３０１）、（３０３）に供給さ
れると共に７リツプ７０ツブ（３１２）に供給される。
検出信号（力はＡＮＤグー） （３０１）に、またイン
バータ（３０２）を介してＡＮＤグー） （３０３）に
各々供給される。前記ＡＮＤゲー） （３０１）には検
出信号（力の他、後述するアップ・ダウンカウンタ（３
０４）の出力が全て「１」のとき、ＮＡＮＤゲー） （
３０５）から出力されるセット信号（３０６）が、また
ＡＮＤゲート（３０３）ζこは前記カウンタ（３０４）
の出力が全てｒＯＪのとき、 ｏｎ−ゲー） （３０７
）から出力されるリセット信号（３０８）が各々供給さ
れる。さらにＡＮＤゲート（３０３）、 （３０４）の
双方には’／２ｆＨ信号が供給される。よって、 ＡＮ
Ｄグー） （３０１）、 （３０３）は、パルス検出信
号（７）の連続性に応じて、前記アップ自ダウンカウン
タ（３０４）の計数制御を行うカウントダウン信号（３
０９） 、カウントアツプ信号（３１０）を２Ｈのタイ
ミングで出力することになる。前記カウンタ（３０４）
は、これら信号（３０９）、 （３１０）に応じて計数
動作し、計数信号（３１１）を出力する。計数信号（３
１１）は前記ＮＡＮＤゲート（３０５）、ＯＲゲート（
３０７）の双方に導びかれる。各ゲート出力は前述の如
く前記ＡＮＤゲー） （３０１）、（３０３）に供給さ
れると共に７リツプ７０ツブ（３１２）に供給される。
よって７リツプフ四ツブ（３１２）は、パルス検出信号
（力の連続性の有無に応じて切換信号（９）を出力する
ことになる。
（力の連続性の有無に応じて切換信号（９）を出力する
ことになる。
第５図に積分回路（４）とレベル検出回路（５）の具体
例を示す。積分回路（４）は、 ８ｂｉｔ加算器（４０
１） 、及び飽和処理のための制御回路（４０２） 、
並びにラッチ（４０３）から成る。前記加算器（４０１
）の最下位入力端Ａ１には複合同期信号Ｃ５ｙｎ 、前
記切換信号（９）のＮＡＮＤ出力が供給され、この積分
回路（４）の時定数が切換えられることになる。レベル
検出回路（５）はＮＡＮＤゲート（５０１）と７リツプ
フロツプ（５０２）から成る。ＮＡＮＤゲー） （５０
１）は前記積分回路（４）の積分出力（１Ｇが全て「１
」であり、クロック信号Ｔ ｆｓｃが「１」１こなりた
とき、セット信号（５０３）が立ち。
例を示す。積分回路（４）は、 ８ｂｉｔ加算器（４０
１） 、及び飽和処理のための制御回路（４０２） 、
並びにラッチ（４０３）から成る。前記加算器（４０１
）の最下位入力端Ａ１には複合同期信号Ｃ５ｙｎ 、前
記切換信号（９）のＮＡＮＤ出力が供給され、この積分
回路（４）の時定数が切換えられることになる。レベル
検出回路（５）はＮＡＮＤゲート（５０１）と７リツプ
フロツプ（５０２）から成る。ＮＡＮＤゲー） （５０
１）は前記積分回路（４）の積分出力（１Ｇが全て「１
」であり、クロック信号Ｔ ｆｓｃが「１」１こなりた
とき、セット信号（５０３）が立ち。
クリップフロップ（５０２）は垂直同期信号ｖｓｙｎを
出力する。
出力する。
次いで、第６図に本発明の他の実施例を示す。
この実施例は切換信号（９）により、レベル検出回路（
５）のスライスレベルすなわち垂直同期信号Ｖｓｙｎの
発生タイミングを切換えるものであり、レベル検出回路
（５）の従前の構成に加え、ＮＡＮＤゲート（５０３）
。
５）のスライスレベルすなわち垂直同期信号Ｖｓｙｎの
発生タイミングを切換えるものであり、レベル検出回路
（５）の従前の構成に加え、ＮＡＮＤゲート（５０３）
。
インバータ（５０４）を付加し、上記目的を達している
。
。
以上１本発明によれば、複合同期信号中に含まれるパル
ス信号の発生度合に注目し、これを検出することにより
、信号状態及び形態を把掴するものである。この結果、
自動的に到来するテレビジ璽ン信号の判別を行い、これ
番こ応じた垂直同期信号の分離をやはり自動的にかつ正
確に行い得るものである。
ス信号の発生度合に注目し、これを検出することにより
、信号状態及び形態を把掴するものである。この結果、
自動的に到来するテレビジ璽ン信号の判別を行い、これ
番こ応じた垂直同期信号の分離をやはり自動的にかつ正
確に行い得るものである。
第１図は本発明の一実施例に係る垂直同期分離回路の構
成図、ｆＩＸ２図は上記垂直同期分離回路の一部を構成
する立上り検出回路の具体的構成図。 第３図は同じくパルス検出回路の具体的構成図。 第４図は同じく連続性検出回路の具体的構成図。 第５図は同じく積分回路及びレベル検出回路の具体的構
成図、第６図は本発明の他の実施例の構成図である。 １・・・立上り検出回路、 ２・・・パルス検出回
路。 ３・・・連続性検出回路、 ４・・・積分回路。 ５・・・レベル検出回路、 ６・・・立上り検出パ
ルス。 ７・・・パルス検出信号、 ９・・・切換信号。 １１・・・垂直同期分離回路、 Ｃ５ｙｎ・・・複
合同期信号。 ｖｓｙｎ・・・垂直同期信号。 代理人 弁理士 則 近 憲 佑 同 宇治 弘 １１ 重置ｇ期＋解口路 第１図 第２５Ｉ 第３図 ＠４１Ｊ 第５ｉｎ 第６１！！
成図、ｆＩＸ２図は上記垂直同期分離回路の一部を構成
する立上り検出回路の具体的構成図。 第３図は同じくパルス検出回路の具体的構成図。 第４図は同じく連続性検出回路の具体的構成図。 第５図は同じく積分回路及びレベル検出回路の具体的構
成図、第６図は本発明の他の実施例の構成図である。 １・・・立上り検出回路、 ２・・・パルス検出回
路。 ３・・・連続性検出回路、 ４・・・積分回路。 ５・・・レベル検出回路、 ６・・・立上り検出パ
ルス。 ７・・・パルス検出信号、 ９・・・切換信号。 １１・・・垂直同期分離回路、 Ｃ５ｙｎ・・・複
合同期信号。 ｖｓｙｎ・・・垂直同期信号。 代理人 弁理士 則 近 憲 佑 同 宇治 弘 １１ 重置ｇ期＋解口路 第１図 第２５Ｉ 第３図 ＠４１Ｊ 第５ｉｎ 第６１！！
Claims (1)
- 複合同期信号を所定の時定数に従い積分する積分回路と
、この積分回路の積分出力と所定のスライスレベルとの
比較を行い垂直同期信号を検出分離するレベル検出回路
と、前記複合同期信号中のパルスの立上りを検出しこれ
に同期して一定のパルス幅を有する立上り検出パルスを
出力する立上り検出回路と、所定期間内毎に前記立上り
検出パルスの発生数を計数し、これが所定値に達した場
合パルス検出信号を出力するパルス検出回路と、前記パ
ルス検出信号が所定の頻度で発生するとき切換信号を出
力する連続性検出回路とを具備し、前記切換信号により
前記積分回路の時定数もしくはレベル検出回路のスライ
スレベルを自動的に切換え、前記垂直同期信号の発生タ
イミングを操作することを特徴とする垂直同期分離回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5262186A JPS62210785A (ja) | 1986-03-12 | 1986-03-12 | 垂直同期分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5262186A JPS62210785A (ja) | 1986-03-12 | 1986-03-12 | 垂直同期分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62210785A true JPS62210785A (ja) | 1987-09-16 |
Family
ID=12919876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5262186A Pending JPS62210785A (ja) | 1986-03-12 | 1986-03-12 | 垂直同期分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62210785A (ja) |
-
1986
- 1986-03-12 JP JP5262186A patent/JPS62210785A/ja active Pending
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