JPS6222271B2 - - Google Patents

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JPS6222271B2
JPS6222271B2 JP53112887A JP11288778A JPS6222271B2 JP S6222271 B2 JPS6222271 B2 JP S6222271B2 JP 53112887 A JP53112887 A JP 53112887A JP 11288778 A JP11288778 A JP 11288778A JP S6222271 B2 JPS6222271 B2 JP S6222271B2
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metal
diode
gold
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Jiin Adoraasutein Maikeru
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Raytheon Co
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Publication of JPS6222271B2 publication Critical patent/JPS6222271B2/ja
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Description

【発明の詳細な説明】 （技術分野） 本発明は、シヨツトキバリア接触を有する半導
体デバイスに関し、更に詳細には安定な接触が必
要なマイクロ波周波数レンジで動作し得るように
構成された半導体デバイスに関する。
（背景技術） 従来、シヨツトキバリア接触を使用するマイク
ロ波ダイオード及び電界効果トランジスタにおい
ては、シヨツトキバリア接触は通常半導体表面上
に所望のパターンで被着（デポジツト）される白
金層又は他のシヨツトキバリアを形成する金属層
によつて形成され、その上に高導電性金属、例え
ば金が被着されて外部接続が提供される。白金層
は金の層の原子が白金層のピンホール又は境界を
形成する粒子間を通つて半導体材料中に移動して
来ない程度に十分厚く作られ、これにより半導体
材料中に金の原子が存在することによつてデバイ
スの特性を劣化することがないようになされてい
る。白金がシヨツトキバリア接合を形成する量よ
り多過ぎれば、白金と半導体材料との間の合金は
高温でデバイスが動作した場合に合金化が進んで
しまう。この合金化が続くに従つて、シヨツトキ
バリアの位置はもつと半導体材料の中へ動く。例
えばリード形のIMPATTダイオードのようなデ
バイスにおいては、シヨツトキバリア接合の位置
が１つのアバランシエの境界、すなわち電荷キヤ
リア発生領域を決めることになるので、かかる移
動が生ずることは望ましくない。ある種の構成の
デバイスの場合、接続が移動すればデバイスの動
作周波数が変化することになる。
（発明の概要） 従つて、本発明の第１の目的は、シヨツトキバ
リア接合の位置が安定な半導体デバイスを提供す
ることである。
本発明の他の目的は、接触層の原子が半導体材
料内へ移動して行かないようにした半導体デバイ
スを提供することである。
さらに、本発明の目的は、シヨツトキバリアを
形成する金属の厚さが最小で済すような半導体デ
バイスを提供することである。
これらの目的は、半導体材料から成る基体（例
えば基板）と、前記基板の表面の少なくとも一部
上に配置される半導体材料と第１金属との合金か
ら成る第１層と、前記第１金属のうち半導体材料
と合金を形成しなかつた残りの部分と耐熱性金属
との合金から成る第２層と、の組合せによつて達
成される。第１金属は半導体材料と共にシヨツト
キバリア接合を形成する。第２金属は、例えばチ
タン（チタニウム）、タングステン、又はハフニ
ウムのような耐熱性（耐火性）の金属が望まし
い。半導体材料の基体は異なる導電率を有する少
なくともいくつかの層から成る同じ導電形式の複
数の半導体材料の層を有する。
また、本発明の目的は、半導体材料基体と、前
記半導体材料基体の表面の少なくとも一部上に配
置される半導体材料と第１金属との合金から成る
第１層と、前記第１金属のうち半導体材料と合金
を形成しなかつた残りの部分と耐熱性金属との合
金から成る第２層と、第２層の上に配置される第
３金属管と、の組合せによつて達成される。前述
したように、第１金属は半導体材料と作用してシ
ヨツトキバリアを形成し、第２金属は耐熱性の材
質のものが望ましい。これに対し、第３金属は導
電率の高いものが選定される。
さらに本発明の目的は、ガリウム砒素半導体材
料基体と、この基体表面の少くとも一部上にデポ
ジツトされた白金とガリウム砒素との合金層と、
白金とチタニウムとの合金層と、チタニウム層上
にデポジツトされた金層との組合せでなる半導体
ダイオードを提供することによつて実現できる。
ここでガリウム砒素半導体材料はIMPATTダイ
オード又は特にリード形IMPATTダイオードの
断面構造をもつ。白金層の厚さは100〜300Åの範
囲にするのが良く、これに対してチタニウム層の
厚さは1000〜2000Åの範囲にするのが良い。
本発明に依る電界効果トランジスタデバイスは
ガリウム砒素半導体材料基体を用意し、この基体
表面の予定の場所にデポジツトされた白金及びガ
リウム砒素の合金層と、この白金及びガリウム砒
素合金層上にデポジツトされた白金及びチタニウ
ムでなる合金層と、この白金チタニウム合金層上
にデポジツトされたチタニウム層と、このチタニ
ウム層上にデポジツトされた金の層とを有する第
１の接触を有すると共に、それぞれガリウム砒素
半導体材料基体上に形成され、それぞれ非シヨツ
トキバリア形成材料（non−Schottky barrier−
forming material）でなる第２及び第３の接触を
有する。この非シヨツトキバリア形成金属層は金
及びゲルマニウムの共融混合物と、金及びニツケ
ルの共融混合物とのグループから選択し得る。第
１の接触は第２及び第３の接触の間に設けるのが
良い。第１、第２及び第３の接触は相互に複合ト
ランジスタデバイスを構成できる。
本発明による半導体デバイスは次の工程を含む
方法によつて製造される。すなわち先ず半導体材
料基体を用意し、この半導体材料基体の表面の少
くとも一部にシヨツトキバリア形成金属をスパツ
タリングし（そのスパツタリング電力レベルは半
導体材料とスパツタリングしたシヨツトキバリア
形成金属との間に合金を生じさせるに十分なレベ
ルに設定する）、スパツタリングしたシヨツトキ
バリア形成金属上に耐熱性金属層をスパツタリン
グし、そしてこの耐熱性金属層上に高導電性金属
層をスパツタリングする。ここで半導体材料基体
はシヨツトキバリア形成金属をスパツタリングす
る前に300℃〜350℃の範囲の温度で加熱される。
耐熱性金属は、少なくとも半導体材料と合金を形
成しなかつたシヨツトキバリア形成金属部分と、
耐熱性金属層の一部との間で合金を形成されるの
に充分なレベルでスパツタリングされるべきであ
る。好適な実施例においては、半導体材料として
ガリウム砒素を用い、これに対してシヨツトキバ
リア形成金属として白金を用いる。また耐熱性金
属としてはチタニウムを用い、これに対して高導
電性金属としては金を用いる。
また、本発明による半導体デバイスは次の工程
を含む方法によつて製造される。ガリウム砒素半
導体材料基板を用意し、この半導体基体を300℃
〜350℃の範囲の温度で加熱し、上記基体の予定
位置の第１表面に白金層をスパツタリングし（こ
のスパツタリングは電力レベルが0.5〜2.7W／cm2
望ましくは0.8W／cm2で100〜300Åの範囲の厚さ
になるまでなされる）、上記基体を40℃以下の温
度に冷却し、この白金層上にチタニウム層をスパ
ツタリングし（このスパツタリングは電力レベル
が1.4〜4.4W／m2、望ましくは2.7W／m2で1000〜
2000Åの範囲の厚さになるまでなされる）、上記
基体を約30℃の温度にまで冷却し、そしてチタニ
ウム層上に金の層をスパツタリングする。その後
金−ゲルマニウム合金層が、第２の部分すなわち
第１表面の第２部分（換言すれば半導体材料基体
の第２表面の予定部分）上に、金−ゲルマニウム
合金層上にデポジツトされた金の層と共にスパツ
タリングされる。次に金−ゲルマニウム合金層の
部分及び半導体材料の下層部分は、金−ゲルマニ
ウム合金層及び半導体材料基体の残る部分をエツ
チングすることにより取り除いて金の層によつて
形成されたデイスク上にメサ（台形部）を形成す
る。次に放熱器が金のデイスクに熱的かつ電気的
に結合される。
（実施例） 以下図面を参照して本発明の一実施例を詳述す
るに当つて、先ず本発明に依る半導体デバイスの
構造を第１図ないし第４図に示す断面図によつて
詳述する。第１図にはガリウム砒素半導体ダイオ
ード材料基板１０の層の断面が示されている。ダ
イオード材料基板１０は応用目的に応じて種々の
不純物濃度断面分布をとり得る。例えばダイオー
ド材料基板１０は単一ドリフト領域型の
IMPATTアバランシエダイオードの不純物濃度
分布をもつ。本発明の特徴を発揮させるために２
重ドリフト領域型のIMPATTアバランシエダイ
オードの不純物濃度分布を用いることができる。
第９図のグラフに、２重ドリフトIMPATTア
バランシエダイオードの不純物濃度分布として望
ましい分布を示す。半導体材料は４つの領域が形
成され、その２つの領域は負の不純物N-によつ
てドーピングされ、これに対して他の２つの領域
は正の不純物P-によつてドーピングされる。ダ
イオード接合は中程度の濃度のＰ及びＮドーピン
グ層間のほぼ中央部に形成される。電荷キヤリア
のなだれ現象はダイオード接合の両側においてＰ
及びＮ層部分の内部に生ずる。このなだれ現象に
よつて発生した正及び負電荷キヤリアは電界によ
つて外方に高い不純物濃度の領域P++及びN++に
向つて引きつけられ、これによりダイオード接合
近傍のキヤリアの発生時点と、これらのキヤリア
が高不純物濃度領域に到る時点までの間に時間遅
れが生ずる。この時間遅れは入力信号及び出力信
号間に180゜の位相シフトを生じさせることを意
味する。Ｐ及びＮ領域にある電荷キヤリアはそれ
ぞれP++及びN++領域に着くと同時に、再結合し
て外部回路に電流を流す。本発明に用いられるダ
イオードデバイスとして、Ｎ領域の不純物濃度が
1.5×1016／cm3、N++領域における不純物濃度が２
×1018／cm3、Ｐ領域の不純物濃度が1.3×1016／
cm3、P++領域の不純物濃度がほぼ1019／cm3のもの
が、良好な動作をした。この場合Ｎ層の幅は所望
の動作周波数に従つて3.5〜4.5ミクロンの範囲に
した。同じ周波数範囲でも3.0〜3.5ミクロンの幅
のものを用いても良い。またN++層として5.0〜
8.0ミクロンの幅のものを用い、P++層としてほぼ
1.0ミクロンの幅のものを用いても良好な結果が
得られた。
第９図に示す不純物濃度分布をもつ半導体材料
中に発生する熱は、デバイスの中央にあるダイオ
ード接合近傍のアバランシエ領域に生ずる。この
ようなデバイスによつて処理できる最大電力量は
接合温度によつて決まる。しかるに接合温度は熱
がデバイスから放熱される速度によつて決まる。
２重ドリフト構造の場合は、動作状態にある半導
体材料が接合の両側にかなりの距離にわたつて延
長しているために、接合に近接させて放熱器を設
けることができないので、熱を除去することは、
この種のデバイスを動作させることができる最大
電力を制限してしまうという重大な問題と関連し
ていたのである。
第１０図には単一ドリフトリード型IMPATT
ダイオードのグラフを示し、このダイオードにも
本発明を適用し得る。この場合アバランシエ領域
はシヨツトキバリア接合を形成する金属層に近接
して配置されたＮ型半導体材料によつて形成され
る。白金層はガリウム砒素半導体材料と一緒に用
いることによりかかるシヨツトキバリアを形成で
きる。不純物濃度が高い半導体材料の薄くドーピ
ングされたスパイク状部分はアバランシエ領域を
区切つており、電荷キヤリアのなだれ現象の発生
をシヨツトキバリア形成金属とドーピングスパイ
ク状部との間に限定する。アバランシエ領域内に
生じた電荷キヤリアは、外部から供給された電界
によつて中程度の不純物濃度材料でなるドリフト
領域を通つて引付けられる。終端領域に到着する
と、電荷キヤリアは再結合して外部回路に流れる
伝導電流を形成する。２層化された高不純物濃度
終端領域はドリフト領域にすぐ近接している層と
共に用いられ、キヤリアの注入がドリフト領域と
終端領域との間の境界面において不足することに
より望ましくない逆電流が発生しないようになさ
れている。２重ドリフト型アバランシエダイオー
ドについて上述したと同様に、この型のデバイス
においても放熱は重大な問題である。
再度第１図を参照すると、本発明に依るデバイ
スの構造についての製造工程が詳細に示されてい
る。第１０図に示した不純物濃度を有するダイオ
ード材料を用いるために、３層の合金化パターン
がダイオード材料１０の一表面上にデポジツトさ
れ、ダイオード材料の表面と接触するシヨツトキ
バリア形成金属層を形成する。第１０図に示す２
重ドリフト構造の場合、高不純物濃度P++層は、
上述の３層合金化によつてＰ型ゲルマニウム砒素
半導体材料に対して良好なオーミツク接触を形成
するので、省略されている。又第９図に示された
２重ドリフトIMPATTアバランシエダイオード
によれば、３層金属層は例えば他の合金化方法と
置換しても良い。第１図に示す実施例において、
第１の白金層１１はガリウム砒素ダイオード材料
基板１０の表面上にスパツタリングされる。その
後白金層１１上に層１２をスパツタリングする。
チタニウムは望ましい材料であるがこれに代え、
タングステン、ハフニウム、又はその他の金属を
層１２として用いることができる。次に金の層１
３はチタニウム１２にスパツタリングされる。チ
タニウム層１２上には高導電性金層がスパツタリ
ングによりデポジツトされ、ダイオードに対して
下部接触を形成する。
本発明においては特に効果的なスパツタリング
処理が用いられており、この方法に依れば金層が
白金層を通じてダイオード材料１０へ拡散するこ
とを阻止し、これによりダイオード材料の電気的
特性を逆の性質にすることを阻止する。本発明に
依れば、ダイオード材料１０は先ず300〜350℃の
範囲の温度、特に望ましくは330℃に加熱する。
その後白金層１１がダイオード材料１０の表面上
にスパツタリングされる（その電力は0.5〜
2.7W／cm2の範囲、望ましくは0.8W／cm2の動作点
で、100〜300Åの範囲の望ましい厚さにスパツタ
リングする）。200Åの厚さにすれば良好な機能が
得られた。この初期のスパツタリング処理の間に
白金層１１の部分がガリウム砒素材料と反応して
そこに合金を形成する。次にダイオード材料１０
を20〜40℃、望ましくは30℃に冷却し、1000Å〜
2000Åの範囲の厚さをもつチタニウム層１２を白
金層１１上にスパツタリングする（このスパツタ
リング電力レベルを比較的高い1.4〜4.4W／cm2の
範囲、望ましくは2.7W／cm2を動作点とする）。
このようにチタニウムのスパツタリング電力レ
ベルを比較的高くすることによつて、ガリウム砒
素材料と反応せずに残つた白金とチタニウムとの
間に衝撃（インパクト）による合金化が生じて混
合物が形成される。この混合物は純粋な白金より
も非常にゆつくりとガリウム砒素材料と化学的に
反応する。更に、金属１３の原子はこのようにし
て形成された障壁を越えて移動することができな
い。更に、前述のスパツタリング処理により形成
されたダイオードは、シヨツトキバリア形成金属
に隣接して金属を設ける通常のシヨツトキバリア
接合を有するダイオードよりも雑音測度が低いこ
とがわかつた。
次に第２図において、金−ゲルマニウム共融合
金層１４がガリウム砒素ダイオード材料基板１０
の表面上に蒸着され、その基板の下側には白金−
チタニウム−金層がデポジツトされている。この
表面は第１０図に示す不純物濃度分布を有するデ
バイスの終端領域の外側に相当する。金−ゲルマ
ニウム層１４は金接触層１５によつて覆れる。同
様に金接触層１６は予めデポジツトされた金層１
３上を覆う。
次に第３図に示すように金接触層１５はマスク
され、周知のホトレジスト技術を用いることによ
つて予定の位置を化学的にエツチングして除去
し、これによりダイオードメサを形成すべき複数
の環状金接触部１７を残す。通常はここに図示説
明するより多くの接触部が単一の半導体ウエハ上
に形成される。大規模な半導体装置を製造する場
合に、数百に及ぶ接触部を１つのウエハ上に形成
することができ、この場合にはダイオードメサデ
バイスを１つづつ又は所望のグループづつダイシ
ング（dicing）技術によつて分割する。
次に、第４図に示すように、金−ゲルマニウム
層１４及びダイオード材料１０の一部を化学的エ
ツチングによつて除去し、これにより個々のダイ
オードメサ１８を形成する。この製造工程におけ
るデバイスの平面図を第５図に示す。
次に第６図の断面図には、第４図及び第５図の
４つのメサをもつデバイスを本発明に依る２重放
熱器型のマイクロ波ダイオードパツケージに収納
した構成が示されている。金接触層１６は金属ダ
イオードベース２８の上表面に結合部材２７によ
つて結合されている。ダイオードベース２８は例
えば鋼のように熱的及び電気的に伝導度の高い金
属を用いるのが良く、その外表面に金を被せてあ
る。ベース２８の低部にはねじ切りがしてあり、
かつねじ締め用の溝２９が設けられ、これにより
パツケージに取付けることができるようになされ
ている。
ベース２８はダイオード手段１８内で発生して
金接触層１６を通じて伝導する熱に対する放熱器
を形成している。ダイオードベース２８の上端部
外周にはフランジ３１が設けられ、これにより筒
状のセラミツクスペーサ２６を支持している。こ
のセラミツクスペーサ２６は熱的かつ電気的な絶
縁部材として機能する。セラミツクスペーサ２６
の上面には環状フランジ２５が固定されている。
本発明に依れば、セラミツクスペーサ２６の内
部空間には上側放熱器３２が設けられ、これがダ
イオードメサ１８の金接触部１７に電気的かつ熱
的に接触している。上側放熱器３２はベース２８
として使用されていると同様の金を被せた銅の如
く熱的かつ電気的に高伝導性をもつ金属で形成さ
れている。上側放熱器３２の体積はダイオードメ
サ１８の体積より大きくし、これによりダイオー
ドメサ１８の上端への放熱路の熱抵抗を低くする
ようになされている。上側放熱器３２の上表面に
は熱的かつ電気的に接触するように、可撓性フラ
ンジプラグ２４がフランジ２５の上面に固定され
ている。このプラグ２４には金属蓋２３が設けら
れ、プラグ２４と熱的かつ電気的に接触してい
る。実際の装置、例えば増幅器又は発振回路に用
いられる場合には、蓋２３の表面に接触ロツドを
設けて上方の放熱通路を形成する。
第６図の装置はその放熱特性の点において従来
の装置より優れた利点を持つており、同程度の寸
法のダイオードデバイスより高い電力レベルで使
用することができる。第１に、複数のダイオード
メサを形成したことにより、合計した接合面積と
同じ面積を有する単一メサの場合と比較して、ダ
イオードメサの熱抵抗が十分に低くなる。３つの
メサ又は他の半導体デバイスをほぼ正三角形状に
配置したり、４つのデバイスを矩形状に配置する
ことが望ましい。第２に、放熱器をダイオードメ
サの両側に設けているので、ダイオード半導体材
料内部に生じた熱に向つて２方向に流れることが
できる。このようにして全体の熱抵抗を一段と低
減することができ、これにより接合温度について
の問題を解決できる。
第７図は本発明に依るダイシングの説明に供す
る断面図である。第４図及び第５図について上述
した構成のデバイスが透明なガラス板４０上に取
付けられており、ダイオードメサ１８及び金接触
部１７間及びその周りの空間を不活性ワツクス４
８によつて充満させる。デバイス保護用のワツク
スはガラス板４０の上表面に押し付けられ、これ
によりその表面に金接触部を密接させる。ガラス
板４０の下面側からは、金接触部１７とワツクス
４８との境目を目視でき、それによつてダイスカ
ツトすべき場所を決定することができる。
次にガラス板４０の下面はホトレジスト材料か
らなる透明層によつてカバーされ、このホトレジ
スト材料はダイスカツト位置に対応する線を有す
る写真マスクによつてマスクされ、そして露光さ
れて金接触層１６を通してダイスカツトが行なわ
れるべき線を有する下面位置合せ用マスク４２が
形成される。また、位置合せの目的のための線が
ワツクス４８の周囲に格子状に用意される。
次にホトレジスト材料からなる第２の層がガラ
ス板４０の上表面及び金接触層１６の上表面にデ
ポジツトされる。下側位置合せマスク４２を露光
させるために用いられたものと同じマスクがワツ
クス４８の周囲に延びる格子状パターンと目視に
より位置合せされる。その後ホトレジスト層は露
光され、化学的にエツチング処理されることによ
りダイシングされるべき線上のホトレジスト材料
が除去される。
第７図に示す段階に至つたデバイスは第８図に
示すスプレイエツチング装置に入れられる。デバ
イスは集められたエツチヤント５１のタンク上に
設けられた多孔スタンド５２上に置かれる。ポン
プ５４は集められたエツチヤント５１を霧吹きノ
ズル５３を通して循環させることによりエツチヤ
ント５１を露出されたダイシング線に向けてスプ
レイする。エツチング処理は金接触層１６の所望
部分が完全にエツチングされるまで続けられる。
その後ワツクス４８が除去されることによりデバ
イスを分離する。
勿論通常の場合はダイシングされるべきウエフ
ア上に作られるダイオードメサの数は３つ以上で
あるが、ここでは説明を簡明にするために３つの
場合を示した。同様の技術は、単一のダイオード
メサ又は１群のダイオードメサをエツチング分離
する場合にも使用できる。また、本発明を利用す
れば放熱器を任意のものにすることができる。例
えば、３つのメサを正三角形状に配置したデバイ
スに円形の放熱器を使用して、各メサがほぼ同じ
熱抵抗を有するようにすることができる。
以上本発明を実施例に従つて説明したが、本発
明の範囲内において多数の変更をなし得ることは
当業者には明らかである。
【図面の簡単な説明】
第１図ないし第４図は本発明に依る半導体デバ
イスの一実施例の構造を製造工程に従つて示す断
面図、第５図は第４図のデバイスの平面図、第６
図は本発明に依るデバイスをパツケージして完成
した状態として示す断面図、第７図は本発明に依
るダイシング工程の説明に供するデバイス断面
図、第８図はダイシング処理に用いられるスプレ
イないしエツチング処理装置の断面図、第９図は
本発明に依つて用いられる半導体材料の望ましい
不純物濃度分布を示すグラフ、第１０図は本発明
に依つて用いられる半導体材料の別の望ましい不
純物濃度分布を示すグラフである。 （符号説明）、１０……半導体材料基板、１１
……白金層、１２……チタニウム層、１３……金
層、１４……金−ゲルマニウム層、１５，１６…
…金接触層、１７……金接触部、１８……ダイオ
ードメサ、２４……プラグ、２６……セラミツク
スペーサ、２８……金属ダイオードベース、３２
……放熱器、４０……ガラス板、４２……位置合
せマスク、４８……ワツクス、５１……エツチヤ
ント、５２……スタンド、５４……ポンプ、５３
……ノズル。

Claims (1)

  1. 【特許請求の範囲】 １ (a) 半導体材料基体と、 (b) 前記半導体材料基体の表面の少なくとも一部
    上に配置された前記半導体材料と第１金属との
    合金から成る第１層であつて、前記第１金属が
    前記半導体材料とシヨツトキバリア接合を形成
    する型式の金属である第１層と、 (c) 前記第１層の上に配置され、前記半導体材料
    と合金を形成しなかつた第１金属の残りと耐熱
    性金属との合金から成る第２層と、 から構成される半導体デバイス。 ２ 前記半導体材料基体が複数の半導体層からな
    り、少なくとも二層が異なる導電率を有する特許
    請求の範囲第１項記載の半導体デバイス。 ３ (a) 半導体材料基体と、 (b) 前記半導体材料基体の表面の少なくとも一部
    上に配置された前記半導体材料と第１金属との
    合金から成る第１層であつて、前記第１金属が
    前記半導体材料とシヨツトキバリア接合を形成
    する型式の金属である第１層と、 (c) 前記第１層の上に配置され、前記半導体材料
    と合金を形成しなかつた第１金属の残りと耐熱
    性金属との合金から成る第２層と、 (d) 前記耐熱性金属層の上に配置される第３金属
    層と、 から構成される半導体デバイス。 ４ 前記第３金属が高導電性の金属から成る特許
    請求の範囲第３項記載の半導体デバイス。
JP11288778A 1977-09-14 1978-09-13 Semiconductor device and method of producing same Granted JPS5453861A (en)

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