JPS62223889A

JPS62223889A - 半導体集積回路における昇圧回路

Info

Publication number: JPS62223889A
Application number: JP61067909A
Authority: JP
Inventors: Kaoru Nakagawa; 中川　薫; Susumu Kawaguchi; 進川口; Yasushi Sakui; 康司作井; Tadashi Miyagawa; 正宮川; Tatsuo Igawa; 井川　立雄
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1986-03-26
Filing date: 1986-03-26
Publication date: 1987-10-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は半導体メモリ等の半導体集積回路における昇圧
回路に係シ、特に２つ以上のノードが一定の電位関係を
有するように段階的に同時に昇圧させるための昇圧回路
に関する。

（従来の技術）半導体メモリにおいては、情報の読み出し、書き込みが
如何に安定して行なわれるかが重要な銖題である。特に
、大容址のメモリ、たとえばＩＭビットダイナミックＲ
ＡＭ　（ランダム・アクセス・メモリ）においては、情
報の読み已し、書き込み時にビット線のグリチャージが
如何に安定して有力われでいるかが、回路イコ作の余裕
度を向上させる意味で重要である。しかし、実際には、
このプリテヤーノ動作が必らずしも高い信頼性をもって
動作しているとは云えない。

その原因として、近年の半導体装置の商工（禎化による
デザインルールの微細化に伴なう素子；１手性のばらつ
きが挙げられる。即ち、微細化に伴なりて回路動作条件
も取しくなシ、備かの素子特性の違いが誤動作をき次す
要因になる。

ここで、ｌＭビットダイナミックＲＡ．Ｍにおけるビッ
ト線プリチャージ動作を例にとって上記の問題点につい
て詳述する。１Ｍビットの二うな大容量のメモリにおい
て、１本のビット線に接続されるメモリセルの数が増し
てビット緑容ｆｋＣＢが増大するのに対して、メモリセ
ルは小さくなってセル容量Ｃ８は小さくなる傾向にある
。

したがって、Ｃσ６が７１％さくなシ、ビット線に接続
されたセンスアンプのＳ／Ｎ比が悪くなる。このような
傾向において、ビット耐プリチャージ用のＭＯＳ　トラ
ンジスタにプロセスによる特性のばらつきが生じ、対を
なすビット線に対する充電能力に差が発生すると、ビッ
トｉ対の充電レベルに差が生じ、アクティブね作期間中
での前記センスアンプの動作に支障をきたし、センス動
作に誤動作が発生する。

一方、上記ピッ｝０のプリチャーノミ流の時間は分値が
大きいと電源雑音が大きく発生するので、この電源雑音
の発生を抑え得るビット線イコライズ・プリチャージ方
式が必要とされている。

そこで、本踵発明者は、上記電源雑音の発生を抑えると
共に前記ビット蝉対を均等な電位に充電するための具体
案として、ビｙ｝ｆｌのプリチャージを段階Ｂつに行な
う（ビットＨ這位を段階的に充電する）方式を考え出し
た。即ち、対になりているビット線ＢＬ．ＢＬを、先ず
イコライズ用ＭＯＳ　トランジスタによってイコライズ
することによって、それぞれ’Ａ　ＶＣＣ　電位（ｖｃ
ｃはプリチャージ電源電位）に設定し、次にプリチャー
ジ用ＭＯＳ　トランジスタを用いてビットｍ　ＢＬ。

ＢＬをそれぞれｖｃｃ電位にまで段階的に充電する考え
方である。

この場合、上記考え方を従来のどットーイコライズ・プ
リチャージ回路に単純に適用しようとすると、イコライ
ズ用ＭＯＳ　｝ランジススがイコライズ動作期間にある
ときにはそのブートにｖｃｃ屯位が加わりているので、
この動作期間中にピッ｝　４９　ＢＬ，ＢＬが捧ｖ。電
位からプリチャージによってｖｃｃ電位にまで上げられ
ると、上記イコライズ用ＭＯＳ　トランジスタがオフ状
態になってしまう。この場合、プリチャージ用ＭＯＳ　
トランジスタは前記ビット線ＢＬｊｆｆ，それぞれに１
個づつｆｆｌｆｉされるので、これらのプリチャージ用
ＭＯＳ　トランジスタの特性、特にプロセスのばらつき
によりてトランジスタの；ンダクタンスとか閾値電圧等
のばらつきを生じた場合、前記イコライズ用ＭＯＳ　ト
ランジスタが前記したようにオフ状態になると各ピッ｝
　ｉ　ＢＬ，Ｒのレベルに不平衡が生じ、結果的にセン
スアンプの誤動作を弓１き起こし、回路動作あ余裕度が
著しく低下してしまう。したがって、上記イコライズ用
ＭＯＳトランジスタはプリチャージ用ＴＲＩＥＳ　）ラ
ンノスタによるプリチャージ動作中にもイコライズ動作
状態を２絖させる必要があり、そのためにはプリチャー
ジ用ＭＯ８）ランジスタのダート電位を段階的に昇圧す
ると同時にイコライズ用ＭＯＳトランジスタのゲート電
位をプリチャージ用ＭＯ８）ランジスタのダート電位よ
シ常にある一定値以上高くなるように段階的に昇圧させ
ればよいことが本願発明者によって考え出された。

このｊ合、２つのノード（グリチャージ用トランジスタ
のダートおよびイコライズ用トランジスタのノード）が
一定の電位関係を有するように段階的に昇圧するための
昇圧回路として、１成が簡単であることが望ましい。

（発明が解決しようとする問題点）本発明は上記したような事情に鑑みてその具体化を図る
べくなされたもので、構成が簡単でありながら２つ以上
のノードが一定の電位関係を有するように段階的に同時
に昇圧させることが可能であわ、半導体メモリのビット
勝イコライズ・プリチャージ回路などに適用して効果面
な半導体集積回路における昇圧回路を提供することを目
的とするものである。

［発明の構成］（問題点を解決するための手段）本発明の半導体集積回路における昇圧回路は、半導体集
積回路上における３つ以上のノードの各ノード間にそれ
ぞれ容量を接続して容量結合回路を形成し、上記各ノー
ドに一定の時間順序にしたがってそれぞれ異なるクロッ
ク信号を与えるようにしてなることｔ−特徴とするもの
である。

（作　用）先ず、第２のノードと第３のノードを接地した状態でＫ
ｌのノードに第１のクロック信号φ１ｔ−与え、第１の
ノードＮ１と第２のノードＮ、の間に接続された容１ｃ
ｍ１を充電し、信号φ工を切シ離したのちその隣夛の第
２のノードに第２のクロック信号φ、ｔ−与えると上記
２つのノード間の容ｔｍ合により前記第１のノードが昇
圧されると同時に第２のノードＮ８と第３のノードＮ、
の間に接続された容量ＣＢ２が充電される。次に信号φ
、を切シ離したのち上記第２のノードのａｂの第３０ノ
ードに第３のクロック信号φ、が与えられると、それぞ
れ隣シ合５２つのノード間の容重結合によシ前記第２の
ノードおよび第１のノードが同時に昇圧される。

この場合、第１のノードの電位が第２のノードの電位よ
りも大きいという関係が保たれたままで段階的に昇圧さ
れるように、各ノードに接続される負荷容量に対してｃ
ｉ＋１　ｔ　ＣＢ２を決定する。

このような動作は、さらに多くのノードが存在する場合
にも上述したと同様に行τ：われる。

上記し穴ような昇圧回路は、構成が簡単であ夛、たとえ
ば半導体メモリのビット綜イコライズ・プリチャージ回
路におけるイコライズ用トランジスタのｒ−トに第１の
ノードを接続すると共にプリチャージ用トランジスタの
ゲート巻第２のノードを接続するように通用すればビッ
ト線対を段階的にかつ相等しい゛適位にまで充電するこ
とができるなどの効果が得られるようになシ、半導体集
積回路における各種の回路に広く適用可能である。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図において、Ｎ、、Ｎ、、Ｎ、は半導体集積回路に
形成された昇圧回路の第１．第２゜第３のノードであり
、上記ノードＮエ　ＩＮ、１４に第１の容量ＣＢ１が接
続され、上記ノードＮ、。

Ｎ８間に第２の容量Ｃ１２が接続されており、上記２つ
の容ｆ　Ｃ１１１＊　Ｃ＋２は直列接続されて容量結合
回路を形成している。上記各ノードＮ１　。

Ｎ、、Ｎ、には相異外るタイミングで相異なる第１．第
２．第３のクロック信号φ！　、φ、。

φ、が各対応して第１．第２．第３のクロック発生回路
１，２．３から与えられるようになりている。

第２図門プ、上記昇圧回路の力作を示すタイミング波形
図であり、時刻ｔ１に第１のクロック信号φ１が立ち上
がり、上記ｔ、から所足時間遅廷した時刻ｔ、に信号φ
、がノードＮ１から切り離され第２のクロック信号φ、
が立ち上がると、笛１の容１ｃｉ１による容量結合によ
り紡記第１のノードＮ、ｌσ所定′屯圧だけ昇圧される
。

次に、上記ｔ、から所定時１ｔｉｊ　ｍ延した時刻ｔ３
に信号φ、がノードＮ１から切シ離され第３のクロック
信号φ、が立ち上がると、第２の容量ＣＢ２による容量
結合により第２のノードＮ３が所定電圧だけ昇圧し、さ
らに謁１の容１ｃｍ１による容量結合によって第１のノ
ードＮ、が所定−位だけ昇圧する。即、ち、第３のクロ
ック信号φ、によって第２のクロック信号φ１．第１の
クロック信号φ１が同時に昇圧する。

したがって、上記昇圧回路によれば、３個のノードＮ、
、Ｎ、、Ｎｓ間に２個の容量Ｃｍ１ａＣ１１２’ｉ’直
列依役し、上記各ノードに相異なるタイミングで相異な
るクロック信号を入力するような簡単な４５成であシな
がら、２個のノードＮ、、Ｎ、が一足の電位関係（ノー
ドＮ１の電位がノードＮ、の電位よりも常に高いという
関係）を有するように段階的に昇圧させることが可能に
なる。

なお、容量の直列償続数を増やすと共にそれに対応して
クロック信号数を増やすことによって、３つ以上のノー
ドが互いに一定の１１勘係を有するように段階的に昇圧
させることが可能になる。

次に、上記昇圧回路を大容量のダイナミックＲＡＭのビ
ット想イコライズ・プリチャージ回路に適用し九場合に
ついて第“３図および第４図を参照して説明する。

第３図はビット臆イコライズープリチャージ回路の概略
的構成を示しており、対をなすビット線（ＢＬＳ　、　
ＢＬｌ　　）　、　（ＢＬ２　、　ＢＬ２　）　、・・
・・・・。

（ＢＬ、ＢＬ、）の間にはそれぞれイコライズ用ＭＯＳ
　）ランジスタＴ、・・・がｇ、続されており、上記各
ビｙ　）　ａ　ＢＬｌ　＃　ＢＬ２　＠　”・ｓ　ＢＬ
ｎおよび暉。

ＢＬ２．−・・、　ＢＬ、にはそれぞれプリチャージ用
ＭＯＳ　）ランジスタＴ　、−・・およびＴ、−・・の
各一端が接続されておシ、このトランジスタＴ　、−。

Ｔ、−・・の各他端はｖｃｃ電源ノードに接続されてい
る。そして、前記イコライズ用トランジスタＴ、・・・
の各ダートに共通艦統されたイコライズ信号ｆａＬＥと
前記プリチャージ用トランジスタＴ、・・・、Ｔ、・・
・の各ダートに共通接萩されたプリチャージ１ｇ号線Ｌ
Ｐとの間に１′ｉ、第１の容量ｃＢ１が接続されており
、上記イコライズ信号線ＬＥは第１のクロック発生回路
１の出力ノードＮ１に接続されており、上記プリチャー
ジ信号ｇＬＰは第２のクロック発生回路２の出力ノード
Ｎ、にａｈされている。さらに、上記プリチャージ信号
ｉＬＰと第３のクロック発生回路３の出力ノードＮ、と
の間に第２の容量ＣＢ２が接続されている。

第４図は上記回路における動作を示すタイミング波形図
であり、メモリサイクルのアクティブ動作によって各ビ
ット線対（代表的にＢＬ　、ＢＬで表わす）の電位は一
方のビット線が論理″′１”（ＶＣ，’ａｔ位）、他方
ノヒットｉｉｚ論理”Ｏ−（接地電位）になりておシ、
この状態からイコライ力プリチャージ動作が始まる。先
ず、時刻ｔ１に第１のクロック発生回路１の出力クロ。

りφ１が接地電位ｖｃｃｔ位に立ち上ると、イコライズ
用トランジスタＴ１・・・がオン駆動され、ビット線対
ＢＬ、ＢＬは同じ電位のｖｖｃｃｉ！位になる６次に、
時刻ｔ、に第１のクロック発生回路１の出力クロックφ
、が第１のノードＮ１がら切シ離され同時に第２のクロ
ック発生回路２の出力クロックφ、が接地電位からｖｃ
ｃ電位に立ち上がると、プリチャージ用トランジスタＴ
、・・・。

Ｔ、−・・がそれぞれオン駆動され、ビアトロ対ＢＬ　
、　ＢＬは充電されてそれぞれの電位が”Ｃｌニー”Ｔ
Ｂ（ｖ、ヨは上記ＭＯＳ　）ランジスタのｒｑ　＊　ｚ
圧）まで上昇する。これと同時に、第１の容量ｃｓ１に
よる容量結合によってノードＮ１が昇圧され、イコライ
ズ用トランジスタＴ１・・・のダート電位がビット線対
ＢＬ、ＢＬの電位よりもその閾値電圧７９以上に保たれ
るのでイコライズ状態が保たれる０次に、時刻ｔ、に第
２のクロック発生回路２の出力クロックφ、が第２のノ
ードＮ、から切り離され同時に第３のクロック発生回路
３０出力クロックφ、が接地電位からｖｃｃｔ位に立ち
上がると、第２の容ｔｃｉ＋２による容量結合によって
ノードＮ、がｖｃｃ電位以上に昇圧され、グリチャージ
用トランジスタＴ８・・・、Ｔ、・・・のグリチャージ
動作状態が継続し、同時に＄１の容ｆｆ１ｃＢ１による
容量結合によってノードＮ１がさらに昇圧され、イコラ
イズ用トランジスタＴ１・・・のｌ’−）電位がｖｃｃ
十ｖ□以上に保九れるのでイコライズ状態が保たれ、ビ
ットａ対ＢＬ、ＴＩ’Ｌは相等しいｖｃｃ電位に充電さ
れるようになる。このようにビット線のイコライズ・プ
リチャージが行なわれた後、前記クロックφ、。

φ、がそれぞれ前記ノードＮ、、Ｎ、に再び接読され、
前記クロックφ１　、φ８．φ、がそれぞれ接地電位に
立ち下がシ、こののち通常通りメモリセル選択動作が開
始し、ワード約選択が行なわれる。

上記ビット線のイコライズ・プリチャージ動作において
、昇圧比（ブートストラップ比）は次のようになる。い
ま、１チ、プ当りのイコライズ用トランジスタＴ、・・
・の全ダート容量をＣｅ。

プリチャージ用トランジスタＴ、・・・、Ｔ、・・・の
全ダート容量をＣｐ　、第１の容ｆｉＣＢ、第２の蕃ｉ
ｃ、２のブートストラップ比をそれぞれβ１　。

β、で表わす、クロックφ、によってクロックφ□が昇
圧されるので、ノードＮ、、Ｎ、に接続された回路部分
に着目するととなる。クロックφ、はクロックφ、によりて昇圧され
るが、ノードＮ、には前記ゲート容量Ｃｐのほかに第１
の容量Ｃｌ１１ｔ−介して前記ｆｆ−）容量Ｃｅが接続
されているのでとなる。したがりて、クロックφ、によりてノードＮ、
がβ！×ｖＣＣだけ昇圧され、ノードＮ８がβ、×β、
ｘｖｃｃだけ昇圧されることになる。この場合、イコラ
イズ用トランジスタＴ□・・・のイ；ライズ動作状態を
保つ念めには、ノードＮ、の昇圧分β１×β、Ｘｖｃｃ
が、クロックφ、による昇圧前の電位ｖ、ｃよりもイコ
ライズ用トランジスタＴ　、　−・・の閾値電圧ｖ４以
上になるように設定する必要がちシ、 ≧ｖＴ五を満足させればよい。

なお、上記ビット森イコライズ・プリチャージ回路にお
いて、ノードＮ、、Ｎ１間の容量結合によるイコライズ
信号線ＬＥの昇圧がメモリセルアレイ内でほぼ同等に行
なわれることが回路脣性の面で望ましく、そのためには
前記第１の容量Ｃ脂１をメモリセルアレイ内に分割配置
するように形成すればよい、即ち、チップ上のメモリセ
ルアレイをたとえば４分割Ｘ１６分割によシロ４個に分
割する場合、　Ｃ１１／６４の大きさの容量を６４個の
各区分に形成すればよい。このようにすれば、メモリセ
ルアレイのパターン設計の自由度も向上し、回路面状の
縮小が可能になり、上記Ｃ１１を単一の容量として形成
しようとするとパターン面積が非常に大きくなって非笑
用的となりてしまり問題点も解消される。

なお、上記実施例における各容量は、：ｖｌＯ８（絶縁
ｒ−））型構造のものでもよ゛く、線形構造（絶縁層中
でたとえばアルミニウム膜とポリシリコン展、あるいは
第１層のアルミニウム膜と第２層のアルミニウム膜とが
対向するもの）でもよい。

上記したよりな昇圧回路ｔ−逼吊したビット線イコライ
ズ・プリチャージ回路によれば、プロセス条件のばらつ
きによりてグリチャージ用ＭＯ８）ランジスタの閾値電
圧等の特性に差が生じた場合でもビット線ＢＬ　、ＢＬ
が相等しいレベルに充電されるので、メモリセルデータ
の読み出し時におけるセンスアンプのセンス動作が安定
に行なわれるよう（Ｃなシ、センス動作の余裕度が大き
く改善される。換言すれば、今後のメモリの高集積化に
伴なうプロセス上の制約に対して、上記のように回路技
術によシビ、）保ＢＬ。

ＢＬを相等しいζ位に設定することで効果的に対処する
ことができる。また、上記し几ような昇圧回路を用いる
ことによって、従来のイコライズ番プリチャージトラン
ジスタを駆助するためのイコライズ・プリチャージ信号
発生回路で必要とした昇圧回路が不要になシ、しかもノ
ード昇圧回路の容量結合用の容量はメモリセルアレイ内
に分割して配置することが可能であるので、テップ上に
占める昇圧回路の面積を縮小することができる。このこ
とは、メモリの高集積化、高性能化を進める上で大いに
有効になりてくる。

［発明の効果コ上述したように本発明の半導体集積回路における昇圧回
路によれば、構成が簡単であり々から２つ以上のノード
が一定の定位関係を有するように段階的に同時に昇圧さ
せることが可能であり、半導体メモリのビット腺イコラ
イズ・プリチャージ回路などに適用して効果的である。

【図面の簡単な説明】

第１図は本発明の半導体集積回路における昇圧回路の一
実施例を示す構成説明図、第２図は第１図の回路の動作
を示すタイミング波形図、第３図は本発明の応用例に係
る半導体メモリのビ、ト線イフライズ・プリチャージ回
路金示す回路図、第４図は第３図の回路の動作を示すタ
イミング波形図である。Ｎ、、Ｎ、ＩＮ、−・・ノー゛ド、Ｃ１１１ｅ　Ｃ１２
・・・容量、φ１　、φ！　、φ３・・・クロック信号
、Ｔ１・・・イコライズ用ＭＯ８）ランジスタ、Ｔ、、
Ｔ、・・・プリチャージ用ＭＯ３）ランジスタ、　ＬＥ
・・・イコライズ信号線、ＬＰ−・・プリチャージ信号
扉、ＢＬ、　。ＢＬｌ　＃　”’　ＢＬｎ＊　Ｂｌ−・・・ビット線、
１　、２　、３−・・クロック発生回路。第１図第２図１ｔ２ｔ３第４図

Claims

【特許請求の範囲】

（１）半導体集積回路上における３つ以上のノードの各
ノード間にそれぞれ容量が接続された容量結合回路と、
上記各ノードに一定の時間順序にしたがってそれぞれ異
なるクロック信号を与える回路とからなることを特徴と
する半導体集積回路における昇圧回路。
（２）前記ノードは第１、第２、第３のノードであり、
この第１のノード、第２のノード、第３のノードに各対
応して第１のクロック信号、第２のクロック信号、第３
のクロック信号を順次入力するようにしてなることを特
徴とする前記特許請求の範囲第１項記載の半導体集積回
路における昇圧回路。
（３）前記第２のノードの電位および第１のノードの電
位を相異なるＭＯＳトランジスタのゲートに与え、第２
のノードの電位によって対応するＭＯＳトランジスタが
オン駆動されている状態のときには第１のノードの昇圧
電位は常に第２のノードの電位よりも高くなるように、
第１のノードと第２のノードとの間の容量の値および第
２のノードと第３のノードとの間の容量の値が設定され
ていることを特徴とする前記特許請求の範囲第２項記載
の半導体集積回路における昇圧回路。
（４）前記第１のノードの電位および第２のノードの電
位が各対応してゲートに与えられるＭＯＳトランジスタ
は、ダイナミック型メモリにおけるメモリセルアレイの
各ビット線対に対応するイコライズ用トランジスタおよ
びプリチャージ用トランジスタであり、上記イコライズ
用トランジスタによってビット線対を同一電位状態にし
た後でビット線対をほぼプリチャージ電源電圧になるま
で段階的にプリチャージすることを特徴とする前記特許
請求の範囲第３項記載の半導体集積回路における昇圧回
路。
（５）前記第１のノードと第２のノードとの間の容量は
、前記メモリセルアレイ内に分割配置されていることを
特徴とする前記特許請求の範囲第４項記載の半導体集積
回路における昇圧回路。
（６）前記容量は、ＭＯＳ構造あるいは線形構造である
ことを特徴とする前記特許請求の範囲第１項乃至第５項
のいずれか１項記載の半導体集積回路における昇圧回路
。