JPS6222496B2

JPS6222496B2 -

Info

Publication number: JPS6222496B2
Application number: JP53116781A
Authority: JP
Inventors: Darupatoraru Pariiku Biipin; Chandora Patoneiku Haareshu; Keshaburaru Pateru Baaguhei; Maniraru Daaria Purabodoo; Jeemuzu Kurutsu Jon
Original assignee: NCR Corp
Current assignee: NCR Voyix Corp
Priority date: 1977-10-04
Filing date: 1978-09-25
Publication date: 1987-05-18
Also published as: US4205200A; JPS5459007A

Description

【発明の詳細な説明】

この発明は、ビツト指向通信回線上を直列フオ
ーマツトで送信されるデータ・ワードのバイト・
サイズを制御する方式に関し、特に、通信回線で
バイト・サイズの動的変更を行なう方法及び制御
システムに関する。ビツト指向データ回線を介し、処理端末機間で
通信を行なうに当たり、そこに使用するデータ組
立及び送信システムは希望するいかなるサイズの
コード・キヤラクタ群をも取扱うことができなけ
ればならない。従つて、各コード群のバイト・サ
イズを通信中に変更することができないとする
と、そのシステムのバイト・サイズをそこに使用
するかもしれない最大の情報バイトでも使用しう
るように十分大きなものにしなければならない。
言うまでもなく、そのように設計するとそのデー
タ・バイトの全ビツトを満たすために不要なビツ
トをも送信し、情報でないものをも送らなければ
ならない場合が発生する。それは通信時間の遅延
の原因となる。この出願と同日出願の米国特許出願「Digital
Bit Oriented Communications Adapter」には
新規および改良されたビツト指向データ通信シス
テムが開示してある。該システムは特に直列デー
タ通信に適し、ある処理端末機と遠隔処理端末機
間の直列データ通信に有益に使用することがで
き、バイト・サイズを変更することができるた
め、より効率よく、端末機間の通信をより急速に
行なうことができる。この発明は前述のシステムに直接採用し、使用
することができるもので、従来のSDLC方式に採
用されているようなフイーラ・ビツト（filler
bit）を使用することなく、ある局から他の局に
直列に送信される情報又はデータ・フイールドの
データを構成するバイトのサイズを効果的に制御
する方法及びその制御システムであり、特にその
バイト・サイズをデータ・フイールドの送信中、
選択的に変更することができる方式である。この
発明が使用される環境は前述のシステムに制限さ
れるものではなく、各種の直列フオーマツト・デ
イジタル・データ通信回路網に容易に編入するこ
とができるものである。そのため、以下の説明は
通信回線を使用して通信するデータの符号化、組
立、復号化、（decoding）、および直列送信デー
タのフレームの分解等についての一般的方式につ
いてこの発明によるデータのバイト・サイズの変
更を適用するものとして説明する。この発明によると、それはデータ・フイールド
の組立の際、そのバイト・サイズに変更が生ずべ
きであるか否かに関する情報を持つ第１のプレヘ
ツダ・バイトと称する符号化データ・バイトを設
けてバイト・サイズの変更の有無を制御する。第
１のプレヘツダ・バイトがバイト・サイズの変更
の発生を表示する場合、同時に変更の大きさをも
表示するコードをそこに含めるようにした。バイ
ト・サイズを変更する場合、第１のプレヘツダ・
バイトの直後に第２のプレヘツダ又はカウント・
バイトと称する第２の符号化はデータ・バイトを
設ける。該カウント・バイトはバイト・サイズの
変更前に送信するバイト・サイズを変更しないデ
ータ・フイールド部分の長さを特定する情報を保
有する。すなわち、２つのプレヘツダ・バイトに
続き、第２のプレヘツダ（通常では８ビツト）で
長さが指定されたバイト・サイズを変更しないデ
ータ・バイト群が続き、その後にバイト・サイズ
が第１のプレヘツダ・バイトで指定された多数の
データ・バイト群が続く。この発明によるバイト・サイズの動的変更の模
範的実施例によると、送信されるべきデータはデ
ータを送信しようとするデータ処理端末機メモリ
ーのような記憶装置のデータ・フイールドに予め
書込まれ、送信の際にそこから読出される。バイ
ト・サイズを変更する場合は、送信するべきデー
タをメモリーのデータ・フイールドに記憶すると
きに前述の１対のプレヘツダ・バイトを希望する
ように符号化してそこに書込むことによつて変更
を指定する。送信のためにそのデータをメモリー
から読出す場合、まず第１のプレヘツダ・バイト
から始まる各バイトを読出し、それを並列フオー
マツトで並列入力直列出力レジスタに書込む。該
レジスタの段数は送信されるべきデータの最大の
バイト・サイズに適応するに十分なものとする。
従つて、標準の８ビツト・バイト・コードに対し
ては、８段の各レジスタに送信されるべきバイト
の各ビツトを負荷し、直列送信のために、そこに
記憶されているビツトを順次直列に最下位ビツト
から読出す。実際にデータ流のバイト・サイズの
変更に使用するため、第１および第２のプレヘツ
ダ・バイトは送信制御のときには１対のそれぞれ
別個な第１及び第２のレジスタに記憶され、受信
制御を行わせるためデータ情報バイトの直前に送
信される。データのバイト・サイズ変更前に送信
されるべきデータ・バイトの数を含むカウント・
バイトを記憶している第２のレジスタの内容は、
バイト・サイズ変更前の標準バイト（例えば８ビ
ツト）から減じられ、その間、それに対応するデ
ータ・バイトは並列入力直列出力レジスタを介し
て送信される。第２のレジスタの内容であるカウ
ント・バイトが規定の数（例えば０）に達する
と、第１のプレヘツダ・バイトを記憶する第１の
レジスタに接続されているバイト・サイズ制御レ
ジスタは次に続いて送信されるバイトの新たなサ
イズを指定するコードを記憶する。該新たなバイ
ト・サイズ・コードは並列入力直列出力レジスタ
に入力する各バイトのビツト数を制御するカウン
タ回路をプリセツトする。並列入力直列出力レジ
スタはその制御により並列入力ラインから供給さ
れたビツト数のみを負荷するように該カウンタ回
路をその最大値までカウント・アツプしてキヤリ
ーを発生する。２の補数ロジツクは選ばれた第１
のプレヘツダ・バイトのビツトを符号化して、以
上説明したように、動的に変更されたバイト・サ
イズに対応するよう並列入力直列出力レジスタに
負荷され読出されるビツト数を制御する。受信端末機においては、最初に送信された第１
および第２のプレヘツダ・バイトを最初に受信
し、それぞれのレジスタに順次記憶する。それら
選ばれた該レジスタの各段は適切なカウンタおよ
びロジツク回路に接続され、そのため、順次受信
したデータ・バイトは正しく分解され、メモリー
に記憶される。次にこの発明の実施例を添付図面に従い、詳細
に説明する。［送信制御回路］第１図を見ると、あるデータ端末機から他のデ
ータ端末機に送信されるべきデータは一般的にメ
モリーに接続されたバスインタフエースのデータ
部から得ることができる。第１図は模範的な８ビ
ツト並列データ・ラインD₇―D₀の図であるが、
この発明は送信されるデータ・ビツト数を制限す
るものではない。この発明はデータ容量が８，
16，24，32ビツト等のいかなる端末装置に適用す
ることも容易である。送信に先立ち、メモリーから読出された各バイ
トのビツトはデータ記憶レジスタ１１に並列に記
憶される。８データ・ビツトD₇―D₀は並列入力
直列出力（並入直出）レジスタ１３に供給され、
順次的に読出されて直列送信回路１４を介して、
ビツトごとに、直列に送信される。レジスタ１３
はそこに供給される並列データ・ビツトに適応す
るように、それと同数の記憶段を有する（例えば
８段が使用される）。すなわち、その通常の動作
では、バス・インタフエースから並列に供給され
た８データ・ビツトD₇―D₀を直列の８ビツト・
バイトとして送信されるデータにする。１バイト
が負荷され、送信されると他のバイトがそれに続
く、しかしながら、メモリーから読出され、バ
ス・インタフエースを介して供給される情報は各
データ・バイトに対して８ビツト（D₇―D₀）すべ
てを使用する必要がない場合がある。すなわち、
送信回線の送信時間、および受信端末機における
後続処理時間を遅延させるような不必要な不使用
ビツトを送信しないようにするため、第１図の送
信機は８データ・ビツトD₇―D₀を受信するよう
に接続された動的バイト・サイズ制御回路１２を
使用し、プレヘツダ・バイトと称する先行バイト
に含まれている情報に応じて、該制御回路１２に
より並列入力直列出力（並入直出）レジスタ１３
の動作を変更して、実際にバイトを構成するビツ
トのみを有効に直列に送信するようにした。それ
を行うため、制御回路１２は端末機の記憶装置か
ら読出されたバイト・サイズの変更が行なわれる
べきであるか、それはどこで行なわれるか、およ
び新しいバイト・サイズは何であるかということ
に関する情報を含むプレヘツダ・バイトを監視す
る。該情報は一旦レジスタに記憶され、そして、
データ通信のバイト・サイズの変更が行なわれる
べき時点において、制御回路１２がレジスタ１３
を制御して新たなバイトを構成するビツトD₀―
Ｄ_x（３ｘ７）のみを負荷する。例えば、正
規の８ビツト・バイトから５ビツト・バイトにバ
イト・サイズを変更する場合、変更が行なわれる
べきデータ送信の時点で、レジスタ１３は、ビツ
トD₅―D₇の不使用情報を除き、レジスタ１１の
ビツトD₀―D₄のみを負荷して、それを送信する
ようにする。制御回路１２の構成の詳細な説明は
第３図とともに後程行なう。動的バイト・サイズ制御回路１２の動作はメモ
リーから供給され、データ・フイールドの前にく
る１組の最初の制御バイトによつて制御される。
動的バイト・サイズ制御回路の動作を制御するプ
レヘツダ・バイトを含む全データ・フイールドの
フオーマツトは第２図に表わす。第１のプレヘツ
ダ・バイト２１は８バイナリ・ビツトD₇―D₀で
構成される。該バイト２１の最下位ビツト
（LSB）D₀はプレヘツダ・バイトに続くバイトの
バイト・サイズを変更するかしないかを表わすビ
ツトである。バイト・サイズに変更がない場合は
D₀＝１であり、プレヘツダ・バイト１の次には
直ちにデータ・フイールド２４が続き、各デー
タ・バイトはすべて８ビツト（D₇―D₀）で構成さ
れる。D₀＝０の場合は、バイト・サイズの変更
が発生するべき場合であり、第１のプレヘツダ・
バイトに続き、第２のプレヘツダ・バイトまたは
カウント・バイトが設けられ、そしてデータ・フ
イールドの前にはヘツダ・フイールドが設けられ
る。D₀＝０の場合には、第１のプレヘツダ・バ
イトは、また変更後のデータ・バイトのバイト・
サイズを表わす情報を保有する。この情報は２の
補数バイナリコードに符号化されて第１のプレヘ
ツダ・バイトの選ばれたビツト（例えばD₅，
D₄，D₃）に含まれる。次の表１は変更後のバイ
ト・サイズを規定する符号の例を表わす。

【表】第１のプレヘツダ・バイト２１の他のビツトは
この発明の説明には不要な種々の表示機能のため
に使用される。第２のプレヘツダ・バイト、またはカウント・
バイト２２は第１のプレヘツダ・バイトのビツト
D₀の状態に従つて該第１のプレヘツダ・バイト
の後に続いて送信され、それはバイト・サイズの
変更が起る前にカウント・バイト２２の後に続く
べき８ビツト・バイトの数を指定する８ビツト・
バイナリ・コードである。カウント・バイト２２
の後にはカウント・バイト２２のビツトD₇―D₀
で表わされたバイナリ数に相当するＮ個の８ビツ
ト・バイトから成るヘツダ・フイールド２３が続
く。バイト２３の後には、第１のプレヘツダ・バ
イト２１の選ばれたビツトD₅―D₃に規定されて
いるビツト長のＭバイトから成るデータ・フイー
ルド２４が続く。従つて、ヘツダはカウント・バ
イトに続く送信情報データの一部であるとみなし
てよく、それは正規の８ビツト・バイト・フオー
マツトからなる。第３図は動的バイト・サイズ制御回路１２の詳
細を表わし、そこで送信されるべきデータ流はバ
ス・インタフエースから並列ビツト・ラインD₇
―D₀を介して１対のプレヘツダ・レジスタ３
２，３３に供給される。第１のプレヘツダ・レジ
スタ３２は第１のプレヘツダ制御回路３１で制御
され、該制御回路３１は後述するように適当な制
御信号に応答して、第１のプレヘツダ・レジスタ
３２を選択的に可能化し、データ・ラインD₇―
D₀の内容を記憶させる。同様にして、ダウン
（減算）カウンタから成る第２のプレヘツダ・レ
ジスタ３３は第２のプレヘツダ制御回路３５によ
つて制御され、後述するように、規定された入力
信号に応答してレジスタ３３を選択的に可能化
し、データ・ラインD₇―D₀の内容を負荷してそ
れを減算（カウント・ダウン）する。特に第２の
プレヘツダ制御回路３５はキヤリー・カウンタ３
６からの入力信号とレジスタ３２のD₀ビツト段
に接続されているインバータ３９からの入力信号
とを受信する。バイト・サイズ制御レジスタ３４
は、第２のプレヘツダ・レジスタ３３の内容が選
ばれた値、例えば０にカウント・ダウンされたと
きにそこから出力したレジスタ負荷信号の制御に
より第１のプレヘツダ・レジスタ３２のD₅，
D₄，D₃ビツト段の内容を記憶するように接続さ
れる。すなわち、レジスタ負荷信号がバイト・サ
イズ制御レジスタ３４に送出されたときに、デー
タ流の新たなバイト・サイズを表わすビツト
D₅，D₄，D₃の２の補数を該レジスタ３４に記憶
させる。バイト・サイズ制御レジスタ３４の各段の出力
はキヤリー・カウンタ３６に接続され、システ
ム・クロツク信号を用いて入力D₅，D₄，D₃に供
給されたバイナリ数をカウント・アツプし、オー
バー・フローによりリサイクリングするときにキ
ヤリー信号を発生する。キヤリー・カウンタ３６
の各段はレジスタ３４の出力に接続されているた
めに、該キヤリー・カウンタはビツト・ライン
D₃，D₄，D₅に含まれているバイナリ値に到達す
るとリサイクルを行う。該キヤリー信号はパルス
発生回路３８に供給され、その出力は並列入力直
列出力レジスタ１３（第２図）に供給されて、レ
ジスタ１３に対するデータ記憶レジスタ１１の各
段の内容の負荷を制御する。また、キヤリー信号
は第１のプレヘツダ制御回路３１と第２のプレヘ
ツダ制御回路３５にも供給される。前述したように、この発明が使用される模範的
且つ有益な環境の１つはこの出願と同日出願の特
願昭53―116779号に開示した技術にある。勿論こ
の発明の適用は特定の環境にのみ限定されるもの
ではないが、説明を簡単にし、その使用について
模範的な働きを説明するために、前述のアダプタ
に使用した場合の該動的バイト・サイズ制御回路
の動作を以下に説明する。第１のプレヘツダ制御
回路３１に対する予備制御信号は前述の出願に記
載されているアダプタの前置送信制御回路内のフ
レーム送信制御回路から、およびフレーム・マル
チプレクサ内のフレーム送信制御回路から接続さ
れる。特に前述の出願に記載されている、制御フ
イールドを８ビツト以上の長さに延長することを
可能にする信号（CT FLD EXT信号）は機能レ
ジスタから供給される。該CT FLD EXT信号
は、データ・フイールドの前にくる制御フイール
ドが該システムによつて完全に操作されるまで、
動的バイト・サイズ制御回路の動作を有効に禁止
する。エネーブル信号（PRE HEAD EN）はフ
レーム・マルチプレクサから供給され、情報フイ
ールドが送信準備完了のときに動的バイト・サイ
ズ制御回路の動作を起動する。第１のプレヘツダ制御回路３１は当業者に容易
に実行することができる明瞭な論理回路で構成さ
れ、前述のごとく、入力信号に応答して第１のプ
レヘツダ・レジスタ３２を選択的に可能化する。
そのため、かかる論理回路の詳細は、図面と説明
の簡素化のために記載していない。［送信動作］第３図の回路全体の動作の説明のため、情報デ
ータは原８ビツト・バイト・フオーマツトから５
ビツト・バイトにバイト・サイズを変更するもの
と仮定する。最初、情報フイールドを送信するに際し、第１
のプレヘツダ制御回路３１はマルチプレクサ（図
に示していない）からのPRE HEAD EN信号
（制御フイールドを完成した）によつて可能化さ
れる。レジスタ１３を介して前の制御フイール
ド・データをクロツク・アウトした後に、キヤリ
ー・カウンタ３６はキヤリー信号を発生して送信
データの次のバイト（この場合は情報フイールド
の第１のプレヘツダ・バイト）を直列にすること
ができるようにする。これらの信号に応答して、
第１のプレヘツダ制御回路３１はレジスタ負荷信
号を発生し、第１のプレヘツダ・レジスタ３２を
可能化してバス・インタフエースからデータ・ビ
ツトD₇―D₀の内容を負荷する。同時に、第１の
プレヘツダ・バイトは、その後送信され、受信端
末機でその後に続くデータを分解するに必要な制
御データの一部であるから、データ記憶レジスタ
１１（第１図）に負荷される。該動的制御がない
場合、またはリセツトされている場合（リセツト
入力は図面の簡素化のために表わしていない）、
レジスタ３４の内容は０であり、そのため、キヤ
リー・カウンタ３６はその入力クロツクに従つて
000から111までカウントし、再び000にリサイク
ルする。従つて、キヤリー信号は８ビツトごとに
発生し、パルス発生器３８の出力はデータ・バイ
トの８ビツト長に相当し、そのため、レジスタ１
１に記憶されている８ビツト並列ビツトD₇―D₀
のすべてのビツトがレジスタ１３を介して直列化
され、送信される。第１のプレヘツダ・バイトの８ビツトがレジス
タ１３に負荷されたときにキヤリー・カウンタ３
６から発生したキヤリー信号は第１のプレヘツダ
制御回路３１と第２のプレヘツダ制御回路３５と
に供給される。エネーブル信号PRE HEAD EN
はフレーム送信制御回路からはもはや供給され
ず、（第１のプレヘツダ・フイールドはすでにバ
ス・インタフエースから受信した）、そのため、
第１のプレヘツダ・レジスタ３２にバス・インタ
フエースの内容D₇―D₀を負荷させるレジスタ負
荷信号をそれ以上発生しない。代りに、レジスタ
３２のD₀段のレベルが「０」（バイト・サイズの
変更を表わす）であるから、インバータ３９の出
力は「１」であり、それはキヤリー信号とともに
レジスタ負荷信号を第２のプレヘツダ・レジスタ
３３のエネーブル入力に供給する。それによつ
て、現在第２のプレヘツダまたはカウント・バイ
トに含まれているデータ・ラインD₇―D₀の内容
は第２のプレヘツダ・レジスタ３３に負荷され
る。レジスタ負荷信号は、また制御回路３５内を内
部でフイード・バツクされ、その後にくるであろ
うデータ・フレームのためにシステムがリセツト
されるまでレジスタ３３に対するそれ以上の負荷
を禁止する。制御回路３５は、また適当に組立て
られた論理回路を持ち、そこに入力された入力信
号に従つて規定の制御信号を発生する。それら論
理回路は当業者によつて種々実施することがで
き、説明を簡単にするために、それらの詳細は特
に説明しない。カウンタ３６から後続するキヤリ
ー信号を受信すると、制御回路３５はレジスタ３
３にレジスタ減算信号を供給してその内容をカウ
ント・ダウンする。前述したように、レジスタ３
３の内容はバイト・サイズを変更するまでのバイ
トの数であつて、第２のプレヘツダ、またはカウ
ント・バイトに続くヘツダ・フイールド２３のバ
イトの数を表わす。故にキヤリー・カウンタ３６
は000から111にカウントを続け、再び000にリサ
イクルする。そして、各８クロツク・パルスをカ
ウントするごとにキヤリー信号を発生し、それに
よつて、バイト・サイズの変更が発生するまで、
第２のプレヘツダ・バイトおよび各後続するヘツ
タ・バイトを送信するために、並列入力直列出力
レジスタ１３に８ビツトを負荷させる。第２のプレヘツダ・レジスタ３３が０カウン
ト・ダウンすると、該レジスタ３３はレジスタ負
荷信号を発生してバイト・サイズ制御レジスタ３
４に供給し、レジスタ３４はレジスタ３２の
D₅，D₄，D₃段の内容を負荷する。例えば、５ビ
ツト・バイトにバイト・サイズを変更するために
は、レジスタ３２のこれら各段の内容をD₅＝
０，D₄＝１、D₃＝１にする。今、キヤリー・カ
ウンタ３６はバイナリ数011（すなわち、10進
３）からクロツク・パルスのカウントを始め、
111から011に再びリサイクルするときにキヤリー
信号を発生する。このようにして、キヤリー・カ
ウンタ３６は前述したような８クロツク・パルス
ごとにではなく、５クロツク・パルスをカウント
するごとにキヤリー信号を発生する。パルス発生
器３８の出力は、この場合、データ記憶レジスタ
１１からの５ビツト（ビツトD₀―D₄）のみを負荷
するように並列入力直列出力レジスタ１３を可能
化させるだけで十分である。従つて、データ送信
の完了まで、１バイト当り５ビツトのみが遠隔受
信端末機に送信される。該データ・フイールドの
送信が完了したときに、システムは後続するデー
タ・フイールドのデータ・バイト・サイズの動的
制御のためにリセツトされる。［受信機制御回路］第２図に表わされているフオーマツトに従つて
送信されたデータを受信するために、受信端末機
に適当な検出およびデコード回路を設けなければ
ならない。それによつて、異なるバイト・サイズ
を持つデータの正しい分離と記憶とを行なうこと
ができる。第４図には、データのデコードを行な
う受信端末機回路が表わしてあり、それは入直列
データ流は再生したデータ・クロツクに従つて、
直列入力並列出力レジスタ４２に直列に負荷され
る。レジスタ４２のD₀―D₇段は各第１及び第２
のプレヘツダ・レジスタ４５，４４、データ・マ
スク回路４６、直接メモリー呼出データ・レジス
タ４７とに並列に接続される。データの記憶の制
御は初め、プレヘツダ制御回路４１，４３から行
なわれる。第３図の送信機の動的制御回路のプレ
ヘツダ制御回路３１，３５がそうであつたよう
に、プレヘツダ制御回路４１，４３は当業者によ
つて容易に実施することができるような適当に組
合せられたロジツクで構成され、後述するように
規定の制御信号を供給して、各プレヘツダ・レジ
スタの負荷、および第３図のプレヘツダ・レジス
タ３３同様、ダウン・カウンタから成る第２のプ
レヘツダ・レジスタの内容のカウント・ダウンと
を制御する。第１のプレヘツダ・レジスタ４５の
D₃，D₄，D₅各段の出力はバイト・サイズ・レジ
スタ４０とデータ・マスク・デコーダ５０とに供
給される。第１のプレヘツダ・レジスタ４５の内
容D₃，D₄，D₅は第２のプレヘツダ・レジスタ４
４によりキヤリー出力が発生したときにレジスタ
４０に負荷される。データ・マスク・デコーダも
またレジスタ４４のキヤリー出力で可能化され、
データ・マスク４６に接続される。デコーダ５０
とデータ・マスク・ロジツク４６とは適当な組合
せロジツクで作られ、２の補数ビツトD₅，D₄，
D₃をデコードしてそれをDMAデータ・レジスタ
４７に供給されるマスク可能ビツトMD₇―MD₄の
ような各受信データ・バイトの中の使用されてい
ないビツトのマスクを行なう。レジスタ４２の
D₃，D₀段出力、すなわちマスクされていないビ
ツトはデータ・レジスタ４７の最下位４段に直接
供給される。データ・レジスタ４７の出力はバ
ス・インタフエースに接続され、適当なDMA制
御回路で構成することができるデータ記憶制御回
路５１の制御にもとづき、受信した直列データを
メモリーに転送することができる。受信機制御回路の全動作を制御するために、受
信したデータ・クロツクに従つて加算するバイ
ト・サイズ・カウンタ４８はバイト・サイズ・レ
ジスタ４０の内容を受信して、そこに記憶された
３ビツト・バイナリ数から111までカウントし、
再びレジスタ４０から供給されたバイナリ数にリ
サイクルする。各キヤリーで、第２のプレヘツダ
制御回路４３はレジスタ４４の内容を各１ビツト
づつカウント・ダウンし、レジスタ４２の内容を
データ・レジスタ４７に負荷し、データ記憶制御
回路５１の制御にもとづき、それをバス・インタ
フエースを介してメモリーに供給する。［受信動作］第４図の受信端末機の動作の説明は第３図の送
信機回路とともに前述したものと同一のバイト・
サイズ変更例について行なうものとする。直列デ
ータを受信すると、それはビツトごとに直列に、
レジスタ４２に挿入される。（ここでは、すでに
適当な同期、アドレス、および制御バイトは検出
され、処理されているため、受信機制御回路（図
示されていない）は制御回路４１にプレヘツダ・
ゲート信号を供給するものと仮定する。また、受
信機の初期設定中、適当な機能レジスタからプレ
ヘツダ・エネーブル信号が供給されたものとす
る。）プレヘツダ・エネーブル信号に応答して、
第１のプレヘツダ制御回路４１はシフト・レジス
タ４２のD₇―D₀段の内容を第１のプレヘツダ・
レジスタ４５に負荷する。同時に、該第１のプレ
ヘツダ・バイトのD₇―D₄ビツトはデータ・マス
ク回路４６に接続され、D₃―D₀ビツトはメモリ
ーに記憶されるためにデータ・レジスタ４７に供
給される。第１のプレヘツダ・バイトは８ビツト
を含むから、回路４６でマスクされず、第１のプ
レヘツダ・バイト全部がレジスタ４７を介してメ
モリーに記憶される。第１のプレヘツダ・バイトのD₀ビツトが
「０」、すなわちバイト・サイズの変更の存在を表
わす場合、該ビツトはインバータ４９で反転さ
れ、第２のプレヘツダ制御回路４３に供給され
る。インバータ４９から供給された「１」（第２
のプレヘツダ・バイトが続いて存在することを表
わす）に応答して第２のプレヘツダ制御回路４３
は第２のプレヘツダ・レジスタ４４を可能化し、
そのため、現在000から111にカウントし、000に
リサイクルしているカウンタ４８からの次のキヤ
リーにより、レジスタ４２からの第２のプレヘツ
ダ・バイトをレジスタ４４に記憶させることがで
きる。第２のプレヘツダ・レジスタ４４は、今、
バイト・サイズに変更がない後続するバイトの数
を表わす８ビツト・バイナリ表示を含むことにな
る。バイト・サイズ・カウンタ４８は000から111
に、そして000にリサイクルするときに、プレヘ
ツダ制御回路４３に供給されるキヤリー信号を発
生する。第２のプレヘツダ・レジスタ４４が第２
のプレヘツダまたはカウント・バイトを負荷した
後のカウンタ４８からの最初のキヤリーにより制
御回路４３はカウント・ダウン（漸減）信号
DECを用いてレジスタ４４をカウント・ダウン
する。レジスタ４４がカウント・ダウンしたとき
に、ヘツダ・フイールドの各８ビツト・バイトは
レジスタ４２からレジスタ４７（まだデータ・マ
スク４６でマスクされていない）に供給され、デ
ータ記憶制御回路５１を介してメモリーに供給さ
れる。レジスタ４４は０まで減少したときに、キヤリ
ー信号を発生する。このキヤリー信号は第１のプ
レヘツダ・レジスタ４５（新たなバイト・サイ
ズ・コードが記憶されている）の選ばれた段
D₅，D₄，D₃の内容をレジスタ４０に負荷させ
る。また、マスク・デコーダ５０が可能化されて
D₅，D₄，D₃ビツトをデコードし、変更後のバイ
トでは使用しないレジスタ４２のビツトD₇―D₄
のマスク動作をデータ・マスク・ロジツク４６に
開始させる。カウンタ４８は、ここで011から111
までをリサイクルするカウントを開始し、レジス
タ４０の各段の内容（すなわち011）の値で再び
リサイクルするときにキヤリーを発生する。カウ
ンタ４８とレジスタ４２の両者はデータ・クロツ
クで同期されて動作するから、５個の新たなデー
タ・ビツトはカウンタ４８がキヤリーを発生する
度ごとに、レジスタ４２に挿入される。従つて、
データ・バイトを構成するこれら５個の新たなビ
ツトに相当するレジスタ４２の最下位４ビツト
（D₃―D₀）とD₄ビツトとはマスクされずにデー
タ・レジスタ４７に供給される。しかしながら、
データ・マスク・ロジツク４６はレジスタ４２の
中に前のバイトから残されているビツトD₇，
D₆，D₅をマスクする。そのため、新たな５ビツ
ト・バイトが正しくレジスタ４７に記憶され、デ
ータ記憶制御回路５１を介してメモリーに供給さ
れる。受信したデータ・フレームの分解が完了し
たことにより、受信機制御回路は第４図の動的バ
イト制御回路の適切なプリセツトを行ない、後に
続くデータ・フイールドの受信のための用意を行
ない、分解制御の用意を行なう。以上述べたように、この発明によると、デイジ
タル通信システムによるデータ通信において、希
望により、不使用ビツトを除くようにバイト・サ
イズを変更してデータを送信することができ、そ
のためそのデータ送信を非常に高速にすることが
できる。この発明はデータ・フレームにプレヘツ
ダを設けることにより、それを簡単に行うことが
できる方法を提供すると共に、それを実施する簡
単な装置を提供してこの発明の目的を達成した。
この発明によるデータのバイト・サイズの動的制
御は、特に、複数の端末機が共通直列データ路、
および該データ路上で送信時間がかかる所に望ま
れ、不使用ビツトの送信をせずに、端末機間のフ
レーム送信時間を減少しうるものに非常に有効で
ある。以上、この発明をその１実施例について説明し
たが、この発明は以上述べた実施例に限定される
べきものではなく、この発明の範囲内で種々変更
できることは明白なことである。

【図面の簡単な説明】

第１図は動的バイト・サイズ制御回路を持つビ
ツト指向データ通信回線用送信機のブロツク線
図；第２図はデータ・フイールドの直列成分を描
いた図；第３図は第１図の動的バイト・サイズ制
御回路の詳細なブロツク線図；第４図は動的バイ
ト・サイズの変更が加えられた直列データ流の検
出およびデコードのための受信端末機回路のブロ
ツク線図である。１１…データ記憶レジスタ、１２…動的バイ
ト・サイズ制御回路、１３…並列入力直列出力レ
ジスタ、１４…直列送信回路、２１…第１のプレ
ヘツダ・バイト、２２…第２のプレヘツダ・バイ
ト、２３…ヘツダ・フイールド、２４…データ・
フイールド、３１……第１のプレヘツダ制御回
路、３２…第１のプレヘツダ・レジスタ、３３…
第２のプレヘツダ・レジスタ、３４…バイト・サ
イズ制御レジスタ、３５…第２のプレヘツダ制御
回路、３６…キヤリー・カウンタ、３８…パルス
発生器、３９…インバータ、４０…バイト・サイ
ズ・レジスタ、４１…第１のプレヘツダ制御回
路、４２…直列入力並列出力レジスタ、４３…第
２のプレヘツダ制御回路、４４…第２のプレヘツ
ダ・レジスタ、４５…第１のプレヘツダ・レジス
タ、４６…データ・マスク回路、４７…直接メモ
リー呼出（DMA）データ・レジスタ、４８…バ
イト・サイズ・カウンタ、４９…インバータ、５
０…データ・マスク・デコーダ、５１…データ記
憶制御回路。

Claims

【特許請求の範囲】１送信端末機において一群の構成バイトから成
るデータを直列に送信し、受信端末機において受
信した前記データを再び各前記構成バイトに分解
するようにしたデイジタル・データ通信システム
において、前記送信端末機においては、送信する情報フイールドのバイト・サイズを変
更するべきかどうかを表わすバイト・サイズ変更
情報と、前記変更後のバイト・サイズを表わすバ
イト・サイズ情報とを含む第１のバイト２１を発
生し、バイト・サイズを変更する前記情報フイールド
のデータの送信前に送信されるべきバイト・サイ
ズを変更しない情報データ・バイトの数を表わす
情報を含む第２のバイト２２を発生し、前記第１及び第２のバイトと、その後に続き前
記情報フイールドの各データ・バイトを連続送信
し、前記受信端末機においては、前記送信機から送信された第１及び第２のバイ
トを受信し、前記受信した第１及び第２のバイトに含まれて
おりその後に続いて受信する前記情報フイールド
のデータのバイト・サイズに関する情報をデコー
ドし、前記情報フイールドを受信してそれを前記デコ
ードされた前記バイト・サイズに関する情報に従
つて各バイトに分解する各工程を含み、前記送信端末機から直列に送信され、前記受信
端末機で受信されるデータのバイト・サイズを制
御する方法。２前記送信端末機は、前記第１及び第２のバイトを記憶し、前記バイ
ト・サイズを変更しない情報データのバイト数を
表わす情報を送信しつつ前記記憶された第２のバ
イトをカウントし、前記記憶された第２のバイト
の値が所定の値に達したことにより前記バイト・
サイズが変更されるべき情報フイールドの残部を
前記第１のバイトで指定したサイズのバイトに組
立て送信する各工程を含むことを特徴とする特許
請求の範囲第１項記載の方法。３前記受信端末機は、前記第１及び第２のバイトを受信したときにそ
れを記憶し、前記受信した情報フイールドを前記バイト・サ
イズを変更しない情報データのバイト数だけ前記
バイト・サイズを変更しないバイトに分解しつつ
前記第２のバイトをカウントし、前記カウントした第２のバイトの値が所定の値
に達したときに前記受信した情報フイールドの残
部を前記第１のバイトで指定したサイズのバイト
に分解する各工程を含むことを特徴とする特許請
求の範囲第１項記載の方法。４送信端末機において一群の構成バイトからな
るデータを直列に送信し、受信端末機において受
信した前記データを再び各前記構成バイトに分解
するようにしたデイジタル・データ通信システム
において、前記送信端末機において、送信する情報フイールドのデータのバイト・サ
イズを変更するべきかどうかを表わすバイト・サ
イズ変更情報と前記変更後のバイト・サイズを表
わすバイト・サイズ情報とを含む第１のプレヘツ
ダ・バイトを記憶する第１のプレヘツダ記憶手段
３１，３２と、バイト・サイズを変更する前記情報フイールド
のデータの送信前に送信されるべきバイト・サイ
ズを変更しない情報データ・バイトの数を表わす
情報を含む第２のプレヘツダ・バイトを記憶する
第２のプレヘツダ記憶手段３３，３５と、前記第１及び第２のプレヘツダ記憶手段３１，
３２；３３，３５に接続され、前記第１及び第２
のプレヘツダ・バイトと前記情報フイールドとを
送信する直列送信手段１３，１４とを含み、更
に、前記第１及び第２のプレヘツダ記憶手段に接続
され、前記第２のプレヘツダ記憶手段の内容をカ
ウントしつつ前記バイト・サイズを変更しない情
報データを前記第２のプレヘツダ記憶手段に最初
記憶した前記バイトの数だけ前記直列送信手段か
ら送信し、前記カウントした第２のプレヘツダ記
憶手段の内容が所定の値に達したときに前記情報
フイールドの残部の各バイトを前記第１のプレヘ
ツダ記憶手段に記憶されている前記第１のプレヘ
ツダ・バイトで指定したサイズに変更して前記直
列送信手段から送信するようにしたバイト・サイ
ズ変更制御手段３４，３６，３８とを含み、前記
送信端末機から直列に送信され、前記受信端末機
で受信されるデータの少くとも一部のバイト・サ
イズを選択的に変更するようにした送信データの
バイト・サイズ変更制御システス。５前記受信端末機において、前記直列送信手段１３，１４によつて送信され
た前記第１及び第２のプレヘツダ・バイトと前記
情報フイールドの各ビツトとを直列に受信し記憶
する直列入力受信手段４２と、前記直列入力受信手段に接続され、前記直列入
力受信手段で受信した前記第１のプレヘツダ・バ
イトを記憶する第１のプレヘツダ受信記憶手段４
１，４５と前記直列入力受信手段に接続され、前記直列入
力受信手段で受信した前記第２のプレヘツダ・バ
イトを記憶する第２のプレヘツダ受信記憶手段４
３，４４，４９と、前記直列入力受信手段と前記第１及び第２のプ
レヘツダ受信記憶手段に接続され、前記第２のプ
レヘツダ受信記憶手段に記憶された前記第２のプ
レヘツダ・バイトをカウントしつつ前記受信した
情報フイールドの前記第２のプレヘツダ・バイト
で指定した数のバイトを前記直列入力受信手段４
２から連続的に読出し、前記第２のプレヘツダ受
信記憶手段４３，４４，４９に記憶された前記第
２のプレヘツダ・バイトの値が所定の値に達した
ときに前記情報フイールドの前記残部を前記第１
のプレヘツダ受信記憶手段４１，４５に記憶され
ている前記第１のプレヘツダ・バイトで指定した
バイト・サイズで前記直列入力受信手段４２から
読出すようにした受信データ分解制御手段４０，
４６，４７，４８，５０，５１とを含むことを特
徴とする特許請求の範囲第４項記載の制御システ
ム。６前記直列送信手段１３，１４は送信されるべ
きいかなるサイズのデータ・バイトをも記憶する
に十分な段数を有する第１のレジスタ１３を含
み、前記バイト・サイズ変更制御手段３４，３
６，３８は前記第１及び第２のプレヘツダ記憶手
段３１，３２；３３，３５に従つて制御された出
力パルスを発生する制御パルス発生回路３８を含
み、送信されるべきデータ・フレームのそれぞれ
のバイトを構成する各ビツトを前記出力パルスに
よつて前記第１のレジスタ１３の前記各ビツトに
対応する各段のみに負荷するように構成したこと
を特徴とする特許請求の範囲第４項記載の制御シ
ステム。７前記バイト・サイズ変更制御手段３４，３
６，３８は前記第１のプレヘツダ記憶手段に接続
された制御カウンタ回路３６を含み、前記制御カ
ウンタ回路３６は送信されるべきデータ・バイト
の変更後のバイト・サイズを表わした前記バイ
ト・サイズ情報のデイジタル値を前記第１のプレ
ヘツダ記憶手段から受信し、前記制御カウンタ回
路の最高記憶容量に到達してリサイクルするまで
前記バイト・サイズ情報のデイジタル値をカウン
ト・アツプし、前記リサイクルしたときに前記パ
ルス発生回路３８にキヤリー信号を発生してその
出力を制御するようにしたことを特徴とする特許
請求の範囲第６項記載の制御システム。８前記第２のプレヘツダ記憶手段３３，３５は
前記第２のプレヘツダ・バイトを記憶し前記制御
カウンタ回路３６に接続されたカウント・ダウン
可能なレジスタ３３を含み、前記レジスタ３３に
記憶された前記第２のプレヘツダ・バイトのデイ
ジタル値は前記所定の値に到達するまで前記制御
カウンタ回路３６からの各キヤリー信号によつて
カウント・ダウンされ、前記バイト・サイズ変更
制御手段３４，３６，３８は前記カウント・ダウ
ン可能なレジスタ３３の内容が前記所定の値に達
したときに前記第１のプレヘツダ記憶手段３１，
３２に記憶された前記バイト・サイズ情報のデイ
ジタル値を前記制御カウンタ回路３６に負荷する
手段３４を含むことを特徴とする特許請求の範囲
第７項記載の制御システム。９前記直列入力受信手段４２は前記送信端末機
から直列に受信されたいかなるサイズのデータ・
バイトをも記憶するに十分な段数を持つシフト・
レジスタ１３を含み、前記受信データ分解制御手
段４０，４６，４７，４８，５０，５１は前記シ
フト・レジスタの各段の出力に接続され、前記第
２のプレヘツダ受信記憶手段に記憶された前記第
２のプレヘツダ・バイトの値を前記変更して前記
所定の値に達したときに前記第１のプレヘツダ受
信記憶手段に記憶した前記バイト・サイズ情報の
値に従つて前記シフト・レジスタ１３の各段の出
力をマスク制御するようにしたことを特徴とする
特許請求の範囲第５項記載の制御システム。１０前記受信データ分解制御手段４０，４６，
４７，４８，５０，５１は、前記第１のプレヘツ
ダ受信記憶手段に接続されそこに記憶された前記
バイト・サイズ情報のデイジタル値を受信する制
御カウント回路４８を含み、前記制御カウント回
路４８に記憶された前記デイジタル値は最高記憶
容量に到達しリサイクルするまで前記デイジタル
値からカウント・アツプし、リサイクルしたとき
にキヤリー信号を発生し、該キヤリー信号が前記
直列入力受信手段４２に受信した内容を読出させ
るようにしたことを特徴とする特許請求の範囲第
９項記載の制御システム。１１前記第２のプレヘツダ受信記憶手段４３，
４４，４９は前記第２のプレヘツダ・バイトを記
憶し前記制御カウント回路４８に接続されたダウ
ン・カウント・レジスタ４４を含み、前記レジス
タ４４に記憶された前記第２のプレヘツダ・バイ
トの値は前記所定の値に到達するまで前記制御カ
ウント回路４８からの各キヤリー信号によつてカ
ウント・ダウンされ、前記受信データ分解制御手
段４０，４６，４７，４８，５０，５１は前記ダ
ウン・カウント・レジスタ４４に記憶された前記
第２のプレヘツダ・バイトの値が前記所定の値に
到達したときに前記第１のプレヘツダ受信記憶手
段に記憶されている前記バイト・サイズ情報のデ
イジタル値を前記制御カウント回路４８に負荷す
るようにしたことを特徴とする特許請求の範囲第
１０項記載の制御システム。１２前記直列入力受信手段４２は前記送信端末
機から直列に受信したいかなるサイズのデータ・
バイトをも記憶するに十分な段数を持つシフト・
レジスタ１３を含み、前記受信データ分解制御手
段４０，４６，４７，４８，５０，５１は前記シ
フト・レジスタ１３の各段の出力に接続され、前
記第２のプレヘツダ受信記憶手段に記憶した前記
第２のプレヘツダ・バイトの値が前記所定の値に
到達したときに、前記第１のプレヘツダ受信記憶
手段に記憶した前記バイト・サイズ情報のデイジ
タル値に従つて前記シフト・レジスタ１３の各段
の出力をマスク制御するようにしたことを特徴と
する特許請求の範囲第８項記載の制御システム。１３前記受信データ分解制御手段４０，４６，
４７，４８，５０，５１は前記第１のプレヘツダ
受信記憶手段に接続されそこに記憶されたバイ
ト・サイズ情報のデイジタル値を受信する制御カ
ウント回路４８を含み、前記記憶されたデイジタ
ル値は最高記憶容量に到達しリサイクルするまで
前記デイジタル値からカウント・アツプし、リサ
イクルしたときにキヤリー信号を発生し、該キヤ
リー信号が前記直列入力受信手段４２に受信した
内容を読出させるようにしたことを特徴とする特
許請求の範囲第１２項記載の制御システム。１４前記第２のプレヘツダ受信記憶手段４３，
４４，４９は前記第２のプレヘツダ・バイトを記
憶し前記制御カウント回路４８に接続されたダウ
ン・カウント・レジスタ４４を含み、前記レジス
タ４４に記憶された前記第２のプレヘツダ・バイ
トの値が前記所定の値に到達するまで前記制御カ
ウント回路４８からの各キヤリー信号によつてカ
ウント・ダウンされ、前記受信データ分解制御手
段は前記レジスタ４４に記憶された前記第２のプ
レヘツダ・バイトの値が前記所定の値に到達した
ときに前記第１のプレヘツダ受信記憶手段に記憶
されている前記バイト・サイズ情報のデイジタル
値を前記制御カウント回路４８に負荷するように
したことを特徴とする特許請求の範囲第１３項記
載の制御システム。