JPS6224366A - ベクトル処理装置 - Google Patents
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- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、スカラ、ベクトルの２つのプロセッサから構
成されるベクトル処理装置に係り、特にベクトルプロセ
ッサ内の状況をスカラプロセッサが任意のタイミングで
知ることにより、ベクトル処理を高速化する方式に関す
る。
成されるベクトル処理装置に係り、特にベクトルプロセ
ッサ内の状況をスカラプロセッサが任意のタイミングで
知ることにより、ベクトル処理を高速化する方式に関す
る。
従来のベクトル処理装置では、スカシ処理を行うために
スカシ命令を、ベクトル処理を行うためにベクトル命令
を備えている。この両系列の命令を実行するために２種
類の方式がある。
スカシ命令を、ベクトル処理を行うためにベクトル命令
を備えている。この両系列の命令を実行するために２種
類の方式がある。
第１は１スカラ命令とベクトル命令の混在系ご１個の論
理ユニットがデコードする方式で、スカシとベクトルの
両系の命令によって記述されるプログラムの論理構造が
ユーザにとって見易いという特徴がある。さらにこの方
式によれば、浮動小数点、固定小数点などのレジスタ類
をスカラ、ベクトル両プロセッサで共用するこ
□とによす、両プロセッサ間のデータのやりとりをレジ
スタレベルで行うことが出来る。特にコンパイラ等ソフ
トウェアの側から見ると、レジスタを共用していること
によりてスカシの事象をベクトルで容易に知ることが出
来、かつまたその逆も可能である。即ち共用レジスタの
アクセス順序によって、スカラ、ベクトル両命令系の実
行制御が出来る。
理ユニットがデコードする方式で、スカシとベクトルの
両系の命令によって記述されるプログラムの論理構造が
ユーザにとって見易いという特徴がある。さらにこの方
式によれば、浮動小数点、固定小数点などのレジスタ類
をスカラ、ベクトル両プロセッサで共用するこ
□とによす、両プロセッサ間のデータのやりとりをレジ
スタレベルで行うことが出来る。特にコンパイラ等ソフ
トウェアの側から見ると、レジスタを共用していること
によりてスカシの事象をベクトルで容易に知ることが出
来、かつまたその逆も可能である。即ち共用レジスタの
アクセス順序によって、スカラ、ベクトル両命令系の実
行制御が出来る。
第２の方式は、スカシ命令とベクトル命令を′ ２種
類のブロックに分け、このうちのベクトル命令を処理単
位に細分する。この細分されたベクトル命令の集まり企
ベクトルプロセッサが実行する０ベクトル命令の集合間
の論理的組合せの指定は、スカシ命令の中のベクトルプ
ロセッサ起動命令、セットアツプ命令１ベクトルプロセ
ツサ状態チエツク命令等で行う。この方式ではスカシ命
令はスカラプロセッサでデコードされ、ベクトル命令は
ベクトルプロセッサでデコードされる。この方式の特徴
は１第１の方式よりも処理の並列性という観点からみる
と自由度が大きく、より高度の並列計算を実現するため
に有効な方式である（小高能 日経エレクトロニクス
Ｎｏ 、３１４． Ｐ、１５９−１８４ （１９８３，
４，１１））。ただし、スカラ、ベクトル両プロセッサ
で同時に処理を行うため、両プロセッサで共通のレジス
タ類を持つことが出来ず、レジスタ番号を利用したプロ
セッサ相互間の実行制御は不可能である。これは従来の
シリアルな実行制御を仮定したソフトウェアの世界から
観ると、フードの論理的検証を著しく困難にする。さら
に両プロセッサ間の状態の通信手段を十分に備えないと
１シリアルな世界で構築さ−れているアルゴリズムを、
並列的なコードに写像する際同期損を多く ゛発生
し、期待しただけの性能が得られないことになる。この
ことはより高速のベクトル処理実現ノために並列的なハ
ードウェアを構成する時、プロセッサ同期制御が特に重
要であることを示している。
類のブロックに分け、このうちのベクトル命令を処理単
位に細分する。この細分されたベクトル命令の集まり企
ベクトルプロセッサが実行する０ベクトル命令の集合間
の論理的組合せの指定は、スカシ命令の中のベクトルプ
ロセッサ起動命令、セットアツプ命令１ベクトルプロセ
ツサ状態チエツク命令等で行う。この方式ではスカシ命
令はスカラプロセッサでデコードされ、ベクトル命令は
ベクトルプロセッサでデコードされる。この方式の特徴
は１第１の方式よりも処理の並列性という観点からみる
と自由度が大きく、より高度の並列計算を実現するため
に有効な方式である（小高能 日経エレクトロニクス
Ｎｏ 、３１４． Ｐ、１５９−１８４ （１９８３，
４，１１））。ただし、スカラ、ベクトル両プロセッサ
で同時に処理を行うため、両プロセッサで共通のレジス
タ類を持つことが出来ず、レジスタ番号を利用したプロ
セッサ相互間の実行制御は不可能である。これは従来の
シリアルな実行制御を仮定したソフトウェアの世界から
観ると、フードの論理的検証を著しく困難にする。さら
に両プロセッサ間の状態の通信手段を十分に備えないと
１シリアルな世界で構築さ−れているアルゴリズムを、
並列的なコードに写像する際同期損を多く ゛発生
し、期待しただけの性能が得られないことになる。この
ことはより高速のベクトル処理実現ノために並列的なハ
ードウェアを構成する時、プロセッサ同期制御が特に重
要であることを示している。
本発明の目的は、スカラプロセッサとベクトルプロセッ
サの両プロセッサを具備したベクトル処理装置において
、スカシ命令系とベクトル命令系を分離したコードで記
述されているベクトル処理について、スカシとベクトル
両プロセッサから参照可能なレジスタ群と、レジスタ内
の値によってプロセッサの制御を行う命令とによって、
両プロセッサの並列動作範囲を拡大しき高速処理を図る
ことが可能なベクトル処理装置を提供することにある。
サの両プロセッサを具備したベクトル処理装置において
、スカシ命令系とベクトル命令系を分離したコードで記
述されているベクトル処理について、スカシとベクトル
両プロセッサから参照可能なレジスタ群と、レジスタ内
の値によってプロセッサの制御を行う命令とによって、
両プロセッサの並列動作範囲を拡大しき高速処理を図る
ことが可能なベクトル処理装置を提供することにある。
スカシとベクトル両プロセッサの同期について命令実行
制御とデータのやりとりの両面から考察する。
制御とデータのやりとりの両面から考察する。
命令実行制御について、スカラプロセッサでは命令解読
がシリアルなので、成る事象よりも他の事象が時間的に
後でなければならないという条件を、スカシ演算命令と
は別に独立のスカシ命令の導入で実現できる。このよう
なスカシ実行制御命令としてよく知られているものに、
’ ｐｔｊｉ ’ 、 ’ｓｍＬ１ ’命令がある。７
１ｔｒｄ、 ｖａｎ！命令は、第１図に示すように命令
のデコードがシリアルで、命令の中に実行ステージの長
い命令が含まれる場合に有効な制御法である。第１図で
は、と−命令以前に出現した命令のとｓｔｐｔｇＬｉ後
の命令■の順序性が保障されている。従ってスカシ。
がシリアルなので、成る事象よりも他の事象が時間的に
後でなければならないという条件を、スカシ演算命令と
は別に独立のスカシ命令の導入で実現できる。このよう
なスカシ実行制御命令としてよく知られているものに、
’ ｐｔｊｉ ’ 、 ’ｓｍＬ１ ’命令がある。７
１ｔｒｄ、 ｖａｎ！命令は、第１図に示すように命令
のデコードがシリアルで、命令の中に実行ステージの長
い命令が含まれる場合に有効な制御法である。第１図で
は、と−命令以前に出現した命令のとｓｔｐｔｇＬｉ後
の命令■の順序性が保障されている。従ってスカシ。
ベクトル命令混在方式によく適合する０命令の、実行ス
テージが重ならない純スカラ処理にｐｔｐＡ−ｔ。
テージが重ならない純スカラ処理にｐｔｐＡ−ｔ。
ｗａｉａＡ命令を適用し、ても無意味である。一方ベク
トルプロセッサでは、一般に命令を実行するリソースを
複数個持つため命令が並列に複数個実行され、スカラプ
ロセッサのように命令出現の順序のみで制御を行うＰｔ
μ、 ＷＧｂχ命令だけで制御を行うと、ベクトル命令
のデコード類の制御となり１論理的に実行できるベクト
ル命令であっても、ベクトル命令の出現層でたまたまｕ
ｐｏｂｌの後になったため実行待ちとなる弊害が生じる
。
トルプロセッサでは、一般に命令を実行するリソースを
複数個持つため命令が並列に複数個実行され、スカラプ
ロセッサのように命令出現の順序のみで制御を行うＰｔ
μ、 ＷＧｂχ命令だけで制御を行うと、ベクトル命令
のデコード類の制御となり１論理的に実行できるベクト
ル命令であっても、ベクトル命令の出現層でたまたまｕ
ｐｏｂｌの後になったため実行待ちとなる弊害が生じる
。
これは本質的に並列的なベクトル処理をシリアルなベク
トル命令デコード法によって処理する方式からもたらさ
れる。この弊害を避けるため、ベクトル命令の実行順序
を論理的な矛盾の来ない範囲で逆転可能にすると、ｐｖ
哀、 ｗｐａｉ、ｉ命令向。
トル命令デコード法によって処理する方式からもたらさ
れる。この弊害を避けるため、ベクトル命令の実行順序
を論理的な矛盾の来ない範囲で逆転可能にすると、ｐｖ
哀、 ｗｐａｉ、ｉ命令向。
身が無意味になる。従゛つてベクトル命令系にｐｔ４
。
。
−Ｌｉ命令を導入するのは適切ではない。
ベクトル命令間、ベクトル命令とスカラ命令。
間に順序性を保障するには、ベクトル命令自身に、命令
の実行開始可能条件と当該命令が終了した時に処理装置
の状態企どのように規定するかの指示が含まれていなけ
ればならない。ここでいう処理装置の状態に相当する概
念は従来の。
の実行開始可能条件と当該命令が終了した時に処理装置
の状態企どのように規定するかの指示が含まれていなけ
ればならない。ここでいう処理装置の状態に相当する概
念は従来の。
計算機にも条件コード（ＧｅｒＮｌｂスにσｚｃりｉＱ
という形で存在している。しかし従来の計算機では命令
。
という形で存在している。しかし従来の計算機では命令
。
デコードがシリアルであるため、条件コードは唯一つし
か存在しない。しかし処理装置の並列。
か存在しない。しかし処理装置の並列。
度を上げるためには命令のデコードを複数のデコーダで
行わざるを得ない。このことは従来の条件フードに相当
するものを複数個用意する必要があることを示している
。以下この処理装置の状態を示す「条件コードＪを、Ｓ
ｉｔＬｉｗａ Ｌａｊ、ｃｊＣ＝ルｃ、ｗＬｌ、６（３
Ｌ Ｃ）という。
行わざるを得ない。このことは従来の条件フードに相当
するものを複数個用意する必要があることを示している
。以下この処理装置の状態を示す「条件コードＪを、Ｓ
ｉｔＬｉｗａ Ｌａｊ、ｃｊＣ＝ルｃ、ｗＬｌ、６（３
Ｌ Ｃ）という。
ＳＬＣはスカラ、ベクトル両プロセッサから参照が可能
で、読出と書込が同時に起こらないように読出のタイミ
ングと書込のタイミングは別の位相とする必要がある。
で、読出と書込が同時に起こらないように読出のタイミ
ングと書込のタイミングは別の位相とする必要がある。
このＳＬＣの最も簡単な表現形式は、命令の未完、完了
情報を０又は１で示すものである。この他命令実行中に
どのような例外が発生したかなどの情報がある。
情報を０又は１で示すものである。この他命令実行中に
どのような例外が発生したかなどの情報がある。
当該情報が種類が多くなればなる程、処理装置の詳細な
制御が可能になる。反面詳細な制御を−行う程ハードウ
ェア量が増大し、実装的な制限からマシンサイクルを遅
くせざる２得なくなる。
制御が可能になる。反面詳細な制御を−行う程ハードウ
ェア量が増大し、実装的な制限からマシンサイクルを遅
くせざる２得なくなる。
以下では次の４つの情報をＳＬＣで示すものとする。
■命令が実行されていない（′０′とする）。
■命令が正常に実行された（′１′とする）。
■命令実行で割込が発生した（′２′とする）。
上記情報に対応して、処理装置のタイくングを■ＳＬＣ
読出タイミング（ＴＯとする）。
読出タイミング（ＴＯとする）。
■ＳＬＣ書込タイミング（ＴＩとする）。
■割込チェックタイミング（Ｔ２とする）。
■ＳＬＣ開演算開演主タイミングとする）。
の４相とする。この分類は絶対的なものではなく１目的
とする処理に適合するようにもっと多く又は少なく分類
してもよい。ＳＬＣを複数個かつ各々のＳＬＣで複数の
状態を持ち、処理装置のタイミングを多相で持つことが
本質的なことである。
とする処理に適合するようにもっと多く又は少なく分類
してもよい。ＳＬＣを複数個かつ各々のＳＬＣで複数の
状態を持ち、処理装置のタイミングを多相で持つことが
本質的なことである。
次にベクトル命令の表現形式について考察する。従来ベ
クトル命令は第２図（Ａ）に示すごとく、オペレーショ
ンフード（ＯＦ）、オペランドフィールド（Ｒ１，Ｒ２
，Ｒ３）から構成されることが多い。処理系によりては
さらにオペランドフィールドを持つこともある。しかし
命令自身に命令を実行するための条件、命令が完了又は
異常終了した時の処理を規定するフィールド（このフィ
ールドのことを以下ＳＴフィールドという）はない。前
述のＳＬＣによるプロセッサ間制御を行うために、第２
図（Ｂ）に示すようなＳＴフィールドを持つベクトル命
令を導入する必要がある。
クトル命令は第２図（Ａ）に示すごとく、オペレーショ
ンフード（ＯＦ）、オペランドフィールド（Ｒ１，Ｒ２
，Ｒ３）から構成されることが多い。処理系によりては
さらにオペランドフィールドを持つこともある。しかし
命令自身に命令を実行するための条件、命令が完了又は
異常終了した時の処理を規定するフィールド（このフィ
ールドのことを以下ＳＴフィールドという）はない。前
述のＳＬＣによるプロセッサ間制御を行うために、第２
図（Ｂ）に示すようなＳＴフィールドを持つベクトル命
令を導入する必要がある。
次にＳＴフィールド自身については、命令の起動と終結
時の管理のみを行う場合、２つのサブフィールドだけで
構成できる。しかしこの構成では、２つ以上の時象が完
結した後、目的とする命令が実行できる場合に対処する
ことが困難になる。このような複雑な事象にも使用でき
□る命令とするために、Ｓｉ７．イールドも第
２図（Ａ）に示すような多数のサブフィールドを持つ（
第２図（Ｃ））ように定義する。第２図（Ｃ）では、Ｓ
ＬＣ間の演算規定フィールド（ＯＰ２） 。
時の管理のみを行う場合、２つのサブフィールドだけで
構成できる。しかしこの構成では、２つ以上の時象が完
結した後、目的とする命令が実行できる場合に対処する
ことが困難になる。このような複雑な事象にも使用でき
□る命令とするために、Ｓｉ７．イールドも第
２図（Ａ）に示すような多数のサブフィールドを持つ（
第２図（Ｃ））ように定義する。第２図（Ｃ）では、Ｓ
ＬＣ間の演算規定フィールド（ＯＰ２） 。
命令完了時の情報をセットするＳＬＣ番号フィールド（
Ｆ）、命令を開始するために必要な条件を示すフィール
ド（Ｃ＋、Ｃ２）が示されている。
Ｆ）、命令を開始するために必要な条件を示すフィール
ド（Ｃ＋、Ｃ２）が示されている。
この形式は必ずしもこの型に限るというもので１はない
。ＳＴフィールドにＳＬＣ間の演算が含まれる点か本質
的なことである。
。ＳＴフィールドにＳＬＣ間の演算が含まれる点か本質
的なことである。
処理装置に於いては、演算というものは必ずそれが行わ
れた後は完了するものであるが、第２図（Ｃ）のＯＰ２
フィールドで規定されるＳ Ｌ Ｃ。
れた後は完了するものであるが、第２図（Ｃ）のＯＰ２
フィールドで規定されるＳ Ｌ Ｃ。
間の「演算Ｊは、ＯＰフィールドで規定される命令が完
了しない限り完了にはならない。このような命令体系で
はＯＰフィールドが’、１０ ｔｐ−ｃ赫ＩＬｅＰｙ＞
であっても、処理装置が何らの有意なデータ操作を行わ
ないということではなく、命令間の実行制御を行う積極
的な意味をもつ。
了しない限り完了にはならない。このような命令体系で
はＯＰフィールドが’、１０ ｔｐ−ｃ赫ＩＬｅＰｙ＞
であっても、処理装置が何らの有意なデータ操作を行わ
ないということではなく、命令間の実行制御を行う積極
的な意味をもつ。
次にデータのプロセッサ間受は渡しについて検討する。
複数のプロセッサで主記憶を共用すればデータの授受は
主記憶経由で行うことが出来るが、より高速のデータ転
送を行うために、ベクトル、スカラ共プロセッサから参
照可能な。
主記憶経由で行うことが出来るが、より高速のデータ転
送を行うために、ベクトル、スカラ共プロセッサから参
照可能な。
レジスタを具備する必要がある。このレジスタはスカラ
アーキテクチャを優先的ニ考えｓスカラアーキテクチャ
の上にベクトルアーキテクチャを付加させる立場に立つ
ならば、スカラ演算１命令のオペランドとして記述する
ことが出来ないものになる。スカラプロセッサには当該
ベクトル、スカラプロセッサ間データ転送用レジスタは
高速メモリとして見え、浮動小数点レジスタ、固定小数
点レジスタからのデータ転送命令のみが基本的オペレー
ジテンとしてスカラ命令体系に追加されることになる。
アーキテクチャを優先的ニ考えｓスカラアーキテクチャ
の上にベクトルアーキテクチャを付加させる立場に立つ
ならば、スカラ演算１命令のオペランドとして記述する
ことが出来ないものになる。スカラプロセッサには当該
ベクトル、スカラプロセッサ間データ転送用レジスタは
高速メモリとして見え、浮動小数点レジスタ、固定小数
点レジスタからのデータ転送命令のみが基本的オペレー
ジテンとしてスカラ命令体系に追加されることになる。
しかしベクトル命令系ではベクトル演算のオペランドと
して直接記述が可能である◎このようなプロセッサ間デ
ータ授受用レジスタを以下スカラレジスタ（３ｃａｊ部
Ｒ４Ｐ＾ル、略してＳＲ）という。
して直接記述が可能である◎このようなプロセッサ間デ
ータ授受用レジスタを以下スカラレジスタ（３ｃａｊ部
Ｒ４Ｐ＾ル、略してＳＲ）という。
以上で、本発明のベクトル処理装置におけるハードウェ
ア、命令形の特徴について概要を説明した。以下、これ
らのアーキテクチャによってどのようなプログラムの要
求している処理動作が行われるのかを具体的に説明する
。
ア、命令形の特徴について概要を説明した。以下、これ
らのアーキテクチャによってどのようなプログラムの要
求している処理動作が行われるのかを具体的に説明する
。
例１；内積形計算におけるスカラ、ベクトル両プロセッ
サの同期動作 内積形計算はＳＲとＳＬＣを利用して同期損を減少させ
得る。たとえばＦＯＲＴＲＡＮコードで、 Ｓ ＝ Ｏ，Ｏ ＤＯ１００Ｉ−１，Ｎ １ａｎ Ｓ ＝ Ｓ＋Ａ （Ｉ） ＊ Ｂ （Ｉ）
Ｔ ＝ Ｓ ＋ ２７３．０ のような場合、スカラコードを、 ■ ｔｎｌ？４ ＳＲＱ ←Ｄ’ Ｑ 、Ｑ ’■
どｊｉ 〔ｏ、Ｎ、Ｎ〕 ■ −Ｌｉ （Ｎ、１．Ｎ：１ ■ ｍｕｓ−＜ Ｐ Ｐ ＲＯ”−Ｓ Ｒ０■
ａｔｉｔｔ ＦＰＲＯ４−ＦＰＲＯ＋Ｄ’２７３．０
’とし、ベクトルフードを１ ■ ？４ｃｍｔｅｙｂ １ｐａｔｉ Ｖ
Ｒ０４−Ａ 、 ＣＮ、 Ｎ 、 Ｎ
〕■ ｙ＜ｃｌｚｈ １Ｊｐａｔｔ
Ｖ Ｒ１４−Ｂ Ｔ （Ｎ 、 Ｎ
＋ Ｎ ］（３） ＬｔｙＬ４ａ、、 ｐ４−
４′ｅｔｗｃ、１． ３ ＲＯ４−Ｓ ＲＯ＋ Ｖ Ｒ
Ｏ＊ Ｖ Ｒ１（１。
サの同期動作 内積形計算はＳＲとＳＬＣを利用して同期損を減少させ
得る。たとえばＦＯＲＴＲＡＮコードで、 Ｓ ＝ Ｏ，Ｏ ＤＯ１００Ｉ−１，Ｎ １ａｎ Ｓ ＝ Ｓ＋Ａ （Ｉ） ＊ Ｂ （Ｉ）
Ｔ ＝ Ｓ ＋ ２７３．０ のような場合、スカラコードを、 ■ ｔｎｌ？４ ＳＲＱ ←Ｄ’ Ｑ 、Ｑ ’■
どｊｉ 〔ｏ、Ｎ、Ｎ〕 ■ −Ｌｉ （Ｎ、１．Ｎ：１ ■ ｍｕｓ−＜ Ｐ Ｐ ＲＯ”−Ｓ Ｒ０■
ａｔｉｔｔ ＦＰＲＯ４−ＦＰＲＯ＋Ｄ’２７３．０
’とし、ベクトルフードを１ ■ ？４ｃｍｔｅｙｂ １ｐａｔｉ Ｖ
Ｒ０４−Ａ 、 ＣＮ、 Ｎ 、 Ｎ
〕■ ｙ＜ｃｌｚｈ １Ｊｐａｔｔ
Ｖ Ｒ１４−Ｂ Ｔ （Ｎ 、 Ｎ
＋ Ｎ ］（３） ＬｔｙＬ４ａ、、 ｐ４−
４′ｅｔｗｃ、１． ３ ＲＯ４−Ｓ ＲＯ＋ Ｖ Ｒ
Ｏ＊ Ｖ Ｒ１（１。
０、Ｎ〕
とする。ここでは、スカラ命令系にはｐｔｊＬ 、 ｍ
Ｑｉ命令を追加することを仮定している。スカラ。
Ｑｉ命令を追加することを仮定している。スカラ。
ベクトル両命令のオペランドの〔〕はＳＬＣを調べる条
件、命令実行後のＳＬＣセット法を規定している。即ち
、〔〕内の第１項には命令完了後の条件を七ッ卜すべき
ＳＬＣ番号（第２図（Ｃ）のＦフィールド対応）、第２
，３項には命令実行に必要なＳＬＣの番号（第２図（Ｃ
）の（ｊ、Ｃ２フィールド対応）が示されている。ＳＬ
Ｃ番号にＮを書くとＳＬＣの状態には無関係に処理を行
うものとする。従って、上記のスカラコードでは■のｐ
ｔｉｌ命令は■の増−命令が完了すると、完了コードを
５ＬＣｏにセットすることになる。スカラプロセッサで
は次の■のｗ６ｉ、ｉ命令に処理が移行するか、５ＬＣ
１がセットされていないので、該−ＬＪ、命令でスカラ
プロセッ □すが待ち状態となる。一方、ベクト
ルプロセラ ：すでは■、■のベクトルロード
命令はＳＬＣに ：関係なく実行が開始され、
完了する。ここでｖ １Ｒとはベクトルレジス
タを意味するものとする。 ｉ■、）、積。令、
ユ、８カウツ。ヤ７□、■。８□ １０クリアを
完了した後実行が開始される。この １本 時■、■のベクトルロード命令は完了しでいる
１か否かのつ一ニックは行わない。ベクトルプロ七
“ツサではＶＲ番号によってチェイニング動作が
１ケゎゎ１．−ヶ（７） ７ ｚ ｙ□ユ□ヶ
うよいう ｉ因果関係は保障されている。
１家 内積命令が完了し、結果がＳＲＯに求まると、
（貰 ５ＬＣＩがセットされる。５ＬＣ１がセットさ
ゝれると、スカラプロセッサのｕｌａＬ１命令実行によ
る待ち状態は解除され、ベクトル処理で求めた
′内積計算の結果をＳＲｏから浮動小数点レジスタＦＰ
ＲＯに読出し、スカラプロセッサでの加 算を行
う。以上スカラ、ベクトル両プロセッサ同期でＳＬＣ，
ＳＲ搭載による効果によって同。
件、命令実行後のＳＬＣセット法を規定している。即ち
、〔〕内の第１項には命令完了後の条件を七ッ卜すべき
ＳＬＣ番号（第２図（Ｃ）のＦフィールド対応）、第２
，３項には命令実行に必要なＳＬＣの番号（第２図（Ｃ
）の（ｊ、Ｃ２フィールド対応）が示されている。ＳＬ
Ｃ番号にＮを書くとＳＬＣの状態には無関係に処理を行
うものとする。従って、上記のスカラコードでは■のｐ
ｔｉｌ命令は■の増−命令が完了すると、完了コードを
５ＬＣｏにセットすることになる。スカラプロセッサで
は次の■のｗ６ｉ、ｉ命令に処理が移行するか、５ＬＣ
１がセットされていないので、該−ＬＪ、命令でスカラ
プロセッ □すが待ち状態となる。一方、ベクト
ルプロセラ ：すでは■、■のベクトルロード
命令はＳＬＣに ：関係なく実行が開始され、
完了する。ここでｖ １Ｒとはベクトルレジス
タを意味するものとする。 ｉ■、）、積。令、
ユ、８カウツ。ヤ７□、■。８□ １０クリアを
完了した後実行が開始される。この １本 時■、■のベクトルロード命令は完了しでいる
１か否かのつ一ニックは行わない。ベクトルプロ七
“ツサではＶＲ番号によってチェイニング動作が
１ケゎゎ１．−ヶ（７） ７ ｚ ｙ□ユ□ヶ
うよいう ｉ因果関係は保障されている。
１家 内積命令が完了し、結果がＳＲＯに求まると、
（貰 ５ＬＣＩがセットされる。５ＬＣ１がセットさ
ゝれると、スカラプロセッサのｕｌａＬ１命令実行によ
る待ち状態は解除され、ベクトル処理で求めた
′内積計算の結果をＳＲｏから浮動小数点レジスタＦＰ
ＲＯに読出し、スカラプロセッサでの加 算を行
う。以上スカラ、ベクトル両プロセッサ同期でＳＬＣ，
ＳＲ搭載による効果によって同。
期損が極小になるように制御することが可能である。同
期にスカラコードの■Ｐｔｄと■−ルχ間に種々の白檀
計算とは関係のない処理分代入し、スカラプロセッサの
待ち時間を利用し、他の演算を行い、処理装置の性能を
向上させることも可能である。
期にスカラコードの■Ｐｔｄと■−ルχ間に種々の白檀
計算とは関係のない処理分代入し、スカラプロセッサの
待ち時間を利用し、他の演算を行い、処理装置の性能を
向上させることも可能である。
例２； ２現象完了情報を利用する場合次のようなＦＯ
ＲＴＲＡＮコーＴＲ時。
ＲＴＲＡＮコーＴＲ時。
Ｓ ＝ ｏ、０
Ｔ ＝ ０．０
Ｄｏ １００ Ｉ＝１．Ｎ
５＝Ｓ＋Ａ（Ｉ） ＊Ｂ （Ｉ）
１ｏｏ Ｔ ＝ Ｔ＋ Ｃ（Ｉ）
Ｕ＝Ｓ／Ｔ。
スカラコードとして。
■ ｒＭ？４ ＳＲＯ←Ｄ ’ ０．０゜■ ｐｔＡｔ
（ｏ 、 Ｎ 、 Ｎ ：１■ ｍｅｖ４ＳＲ１４
−Ｄ ’ ０．０’■ どｊｉ （１、Ｎ、Ｎ） ■ 謀Ａ２ （Ｎ、 ２４−３ 〕■ 潤ｙ
４ Ｆ Ｐ ＲＯ←ＳＲＯ■ ””１Ｐ４ Ｆ
ＰＲ２←３１（１■ ｄｂＣＬｄ４ Ｆ
Ｐ ＲＱ ４− Ｆ Ｐ ＲＱ ／ Ｆ
Ｐ Ｒ１■ ｂえσル４ ＦＰＲｏ
←ｌ Ｕ′ 。
（ｏ 、 Ｎ 、 Ｎ ：１■ ｍｅｖ４ＳＲ１４
−Ｄ ’ ０．０’■ どｊｉ （１、Ｎ、Ｎ） ■ 謀Ａ２ （Ｎ、 ２４−３ 〕■ 潤ｙ
４ Ｆ Ｐ ＲＯ←ＳＲＯ■ ””１Ｐ４ Ｆ
ＰＲ２←３１（１■ ｄｂＣＬｄ４ Ｆ
Ｐ ＲＱ ４− Ｆ Ｐ ＲＱ ／ Ｆ
Ｐ Ｒ１■ ｂえσル４ ＦＰＲｏ
←ｌ Ｕ′ 。
ベクトルコードとして。
（Ｉ） ｖ＜ｒＪｚｈｔｅｒａｔｉ ＶＲｏ＋−’
、（、［Ｎ、 Ｎ、 Ｎ”］■ ＶるＣＡＪ４＆α
” ＶＲｌ ←’Ｂ’、 ＣＮ、 Ｎ、 Ｎ）
■ １ｒｒＬ？Ｌ４４）ａａａｄｗｔａλＳ ｉ’ｔＯ
←５Ｆｔｏ＋ｖＲＯ傘ＶＲ１，［２，Ｏ，Ｎ）■ ？
４Ｇルー １ｔｒａｌ Ｖ Ｒ２←’ （” 、 （
Ｎ、 Ｎ 、 Ｎ 〕■ ｉｗ′ｎｒｎｔＬ、ｔｂ
ｔｙｘ ＳＲ１←３ Ｒ１＋ＶＲ２，（３、１、Ｎ
Ｌとする。この場合処理装置の動作は次のようなものに
なる。スカラプロセッサでは■→■と処理が行われ、５
ＬＣｏ、１がセットされ、■のｗａＬ１命令で待ち状態
となる。ベクトルプロセッサでは■、■のベクトルロー
ド命令は５ＬＣｋ：無関係に実行される。■の白檀命令
は５ＬＣＤがセットされるまで実行されない。この時■
のベクトルロード命令はＳＬＣに無関係なので、ベクト
ルプロセッサの命令デコード？工夫することにより、■
の白檀命令の実行開始な待つことなく、実行することが
できる。このように、ベクトルプロセッサでは命令のデ
フード回路を工夫することにより性能を向上させ得る。
、（、［Ｎ、 Ｎ、 Ｎ”］■ ＶるＣＡＪ４＆α
” ＶＲｌ ←’Ｂ’、 ＣＮ、 Ｎ、 Ｎ）
■ １ｒｒＬ？Ｌ４４）ａａａｄｗｔａλＳ ｉ’ｔＯ
←５Ｆｔｏ＋ｖＲＯ傘ＶＲ１，［２，Ｏ，Ｎ）■ ？
４Ｇルー １ｔｒａｌ Ｖ Ｒ２←’ （” 、 （
Ｎ、 Ｎ 、 Ｎ 〕■ ｉｗ′ｎｒｎｔＬ、ｔｂ
ｔｙｘ ＳＲ１←３ Ｒ１＋ＶＲ２，（３、１、Ｎ
Ｌとする。この場合処理装置の動作は次のようなものに
なる。スカラプロセッサでは■→■と処理が行われ、５
ＬＣｏ、１がセットされ、■のｗａＬ１命令で待ち状態
となる。ベクトルプロセッサでは■、■のベクトルロー
ド命令は５ＬＣｋ：無関係に実行される。■の白檀命令
は５ＬＣＤがセットされるまで実行されない。この時■
のベクトルロード命令はＳＬＣに無関係なので、ベクト
ルプロセッサの命令デコード？工夫することにより、■
の白檀命令の実行開始な待つことなく、実行することが
できる。このように、ベクトルプロセッサでは命令のデ
フード回路を工夫することにより性能を向上させ得る。
■の総和命令は５ＬＣＩがセットされた後実行され、完
了すると５ＬＣ３がセットされる。ベクトルプロセッサ
では、ベクトル命令の実行順序逆転、演算処理の長さ不
定等の原因により、命令の出現順に処理が終了すること
が保障されない。上記では５ＬＣ２，３はどちらが先に
セットされるか不定である。従ってスカラプロセッサで
はＳＲｏ、１上の結果を使って処理を行うために、常に
５ＬＣ２，３の間の論理積をとりながら待つ必要がある
。この動作を行うのが■のＷα就命令である。以上述べ
たように２つの現象の完？”を待つ場合も、ＳＬＣ，Ｓ
Ｒを利用してプロセッサ相互の同期損を極小化すること
ができる。
了すると５ＬＣ３がセットされる。ベクトルプロセッサ
では、ベクトル命令の実行順序逆転、演算処理の長さ不
定等の原因により、命令の出現順に処理が終了すること
が保障されない。上記では５ＬＣ２，３はどちらが先に
セットされるか不定である。従ってスカラプロセッサで
はＳＲｏ、１上の結果を使って処理を行うために、常に
５ＬＣ２，３の間の論理積をとりながら待つ必要がある
。この動作を行うのが■のＷα就命令である。以上述べ
たように２つの現象の完？”を待つ場合も、ＳＬＣ，Ｓ
Ｒを利用してプロセッサ相互の同期損を極小化すること
ができる。
スカラ、ベクトルプロセッサ間のデータの授受を主記憶
経由で行う場合も、ＳＲの場合と全く同様にして行うこ
とができる。またベクトルプロセッサ内のベクトルロー
ド、ストア命令間の因果関係も自由にＳＬＣによって設
定可能である０ 次に命令において例外が発生した場合の処理。
経由で行う場合も、ＳＲの場合と全く同様にして行うこ
とができる。またベクトルプロセッサ内のベクトルロー
ド、ストア命令間の因果関係も自由にＳＬＣによって設
定可能である０ 次に命令において例外が発生した場合の処理。
について述べる。スカラプロセッサ側のＳＬＣセット命
令はｐｅ云、 ｕ）ｒＬＬｉ ２命令のみなので、アク
セス例外、演算例外は生じない。ユーザプログラムにと
って主に制御する必要のある例外は上記のアクセス、演
算例外なので、ベクトルプロセッサ側の２つの例外時の
処理について述べる。
令はｐｅ云、 ｕ）ｒＬＬｉ ２命令のみなので、アク
セス例外、演算例外は生じない。ユーザプログラムにと
って主に制御する必要のある例外は上記のアクセス、演
算例外なので、ベクトルプロセッサ側の２つの例外時の
処理について述べる。
ベクトルプロセッサがベクトル命令をデコードし、当該
命令の指定している処理をベクトルプロセッサ内の演算
器又はメモリリクエスタ（以下両者を総称してリソース
という）に行わセｔ、一時、アクセス例外又は演算例外
が発生したとする。例外情報は直ちにＳＬＣに反映され
る０８ＬＣは多相のタイミングで常時チェックされてい
るのでスカラプロセッサは例外発生の直後に、ＳＬＣ上
の例外情報を使って割込処理ルーチンに制御を移行させ
ることができる。この方式では）例外が発生した命令は
同定することができるが、例外発光時のベクトルの要素
番号、゛例外回復処理をハードウェアで直接行うことは
できない。しかしソフトウェア、特にコンパイラを工夫
して、ベクトル処理に於いて主記憶書込の行われる配列
の内容をベクトル処理開始に先立って退避しておき、割
込処理ルーチンで退避エリアから書込の行われた配列の
回復を行うことによって、ベクトル処理開始時の状態に
戻すことができる。この割込処理ルーチン実行のため５
の必要なパラメータは、退避配列数、ベクトル長、退避
エリア先頭番地等である。これらはハードウェアが決め
られたＳＲに必要な情報をベクトル処理開始時にセット
する。以上により、ベクトル処理中に例外が発生しても
、割込処理ルーチンによってベクトル処理開始前に制御
を戻すことができる。スカラプロセッｖ カｗａＬＪＬ
命令のオペランドに記述されているＳＬＣによる待ち状
態は１本発明の処理装置では、ｕ４Ｌ１命令実行中と考
えるので、上記の割込処理ルーチンへ制御を移す方式は
、従来のスカラプロセッサで実施されているようなプロ
グラム状態語のＮ＠ｘｔ ｉｎｓ’ｔｒｔｔｃｔｉｏｎ
ａｒｅａ （Ｎ Ｉ Ａ ）を書替える方法で可能で
ある。ベクトル処理開始前の状態に制御が戻された後、
ベクトル処理に相当する処理をスカシの命令フード実施
する。以下スカラプロセッサで発生する例外の処理につ
いては詳細ヲ省くが、オペレーティングシステムのスー
パーバイザによって任意の処置が可能である。以上一連
の処理により、ベクトル処理中の任意の要素で発生した
例外をユーザプログラムのレベルで、割込ルーチンによ
って、スーパー７（イザを利用Ｔることにより制御でき
る。
命令の指定している処理をベクトルプロセッサ内の演算
器又はメモリリクエスタ（以下両者を総称してリソース
という）に行わセｔ、一時、アクセス例外又は演算例外
が発生したとする。例外情報は直ちにＳＬＣに反映され
る０８ＬＣは多相のタイミングで常時チェックされてい
るのでスカラプロセッサは例外発生の直後に、ＳＬＣ上
の例外情報を使って割込処理ルーチンに制御を移行させ
ることができる。この方式では）例外が発生した命令は
同定することができるが、例外発光時のベクトルの要素
番号、゛例外回復処理をハードウェアで直接行うことは
できない。しかしソフトウェア、特にコンパイラを工夫
して、ベクトル処理に於いて主記憶書込の行われる配列
の内容をベクトル処理開始に先立って退避しておき、割
込処理ルーチンで退避エリアから書込の行われた配列の
回復を行うことによって、ベクトル処理開始時の状態に
戻すことができる。この割込処理ルーチン実行のため５
の必要なパラメータは、退避配列数、ベクトル長、退避
エリア先頭番地等である。これらはハードウェアが決め
られたＳＲに必要な情報をベクトル処理開始時にセット
する。以上により、ベクトル処理中に例外が発生しても
、割込処理ルーチンによってベクトル処理開始前に制御
を戻すことができる。スカラプロセッｖ カｗａＬＪＬ
命令のオペランドに記述されているＳＬＣによる待ち状
態は１本発明の処理装置では、ｕ４Ｌ１命令実行中と考
えるので、上記の割込処理ルーチンへ制御を移す方式は
、従来のスカラプロセッサで実施されているようなプロ
グラム状態語のＮ＠ｘｔ ｉｎｓ’ｔｒｔｔｃｔｉｏｎ
ａｒｅａ （Ｎ Ｉ Ａ ）を書替える方法で可能で
ある。ベクトル処理開始前の状態に制御が戻された後、
ベクトル処理に相当する処理をスカシの命令フード実施
する。以下スカラプロセッサで発生する例外の処理につ
いては詳細ヲ省くが、オペレーティングシステムのスー
パーバイザによって任意の処置が可能である。以上一連
の処理により、ベクトル処理中の任意の要素で発生した
例外をユーザプログラムのレベルで、割込ルーチンによ
って、スーパー７（イザを利用Ｔることにより制御でき
る。
コンパイラのバグによるフードの不当な生成又はユーザ
プログラムの暴走によるコードの破壊等によりて、スカ
ラ、ベクトルプロセッサの待ち状態を解除する命令が発
行できなくなる。
プログラムの暴走によるコードの破壊等によりて、スカ
ラ、ベクトルプロセッサの待ち状態を解除する命令が発
行できなくなる。
このような事態では、ある経過時間後に強制的にユーザ
ジヲブをキャンセルする必要がある。
ジヲブをキャンセルする必要がある。
そのために各プロセッサが、待ち状態に遷移した時、各
プロセッサ内のカウンタを起動させる。
プロセッサ内のカウンタを起動させる。
当該カウンタはマシンサイクルピッチにカウントアツプ
され、ある決められた値をカウンタ値が越えるとキャリ
ーを生成する。このキャリーをプログラム状態語を書替
える論理のトリガー信号とすることにより、割込処理ル
ーチンに制御を渡すことができる。
され、ある決められた値をカウンタ値が越えるとキャリ
ーを生成する。このキャリーをプログラム状態語を書替
える論理のトリガー信号とすることにより、割込処理ル
ーチンに制御を渡すことができる。
以下、本発明の一実施例を第３．４．５図により説明す
る。
る。
第３図において、１はスカシ命令リクエスタ、２はスカ
シ命令デコーダ、３はスカラプロセッ。
シ命令デコーダ、３はスカラプロセッ。
す待ち状態管理回路（以下スカラウェイト管理回路とい
う）、４はスカラウェイトチェックカウンタ、５はタイ
ミングジェネレータ、６，７はスイッチング回路、８は
Ｓｔαｔｗｚ Ｌａｔｃｌ Ｃ１ｒｃｕｚｔｚ （ＳＬ
Ｃ）、９はＯＲ回路、１０はベクトル命令リクエスタ、
１１はベクトル命令デコーダ、１２ハベクトルププロセ
ツサ側のウェイト管理回路である。１３ハベクトルウエ
イトチエツクカウンタ、１４はプログラム状態語管理回
路、１５．−１６はスイッチング回路、１７はスカシレ
ジスタ（ＳＲ）である。ここで５ＬＣ８およびＳ Ｒ１
７は複数個存在することを示すために、該回路の右下に
それぞれｚ？Ｌ、 ｚｍと記した。
う）、４はスカラウェイトチェックカウンタ、５はタイ
ミングジェネレータ、６，７はスイッチング回路、８は
Ｓｔαｔｗｚ Ｌａｔｃｌ Ｃ１ｒｃｕｚｔｚ （ＳＬ
Ｃ）、９はＯＲ回路、１０はベクトル命令リクエスタ、
１１はベクトル命令デコーダ、１２ハベクトルププロセ
ツサ側のウェイト管理回路である。１３ハベクトルウエ
イトチエツクカウンタ、１４はプログラム状態語管理回
路、１５．−１６はスイッチング回路、１７はスカシレ
ジスタ（ＳＲ）である。ここで５ＬＣ８およびＳ Ｒ１
７は複数個存在することを示すために、該回路の右下に
それぞれｚ？Ｌ、 ｚｍと記した。
ベクトル処理装置が起動されると、スカシ命令のｉＨＢ
がスカシ。命令リクエスタ１によって □行われ
る。主記憶装置（ＭＳ）から読出された □スカ
シ命令中に存在するベクトルプロセッサ起動命令、セッ
トアツプ命令によってベクトルプ □ロセッサの
処理が開始される。以上の動作を行 □う論理
回路は、本発明の本質であるスカラ、ベク ”
トルプロセッサ同期動作とは直接関係ないので
゛第３ＦＩ！Ｊからは省略されている。以下説明は全て
、 １スカラ、ベクトル両プロセッサが共に動作
中で ：あることを仮定している（待ち状態も動
作中に含めるものとする）。
がスカシ。命令リクエスタ１によって □行われ
る。主記憶装置（ＭＳ）から読出された □スカ
シ命令中に存在するベクトルプロセッサ起動命令、セッ
トアツプ命令によってベクトルプ □ロセッサの
処理が開始される。以上の動作を行 □う論理
回路は、本発明の本質であるスカラ、ベク ”
トルプロセッサ同期動作とは直接関係ないので
゛第３ＦＩ！Ｊからは省略されている。以下説明は全て
、 １スカラ、ベクトル両プロセッサが共に動作
中で ：あることを仮定している（待ち状態も動
作中に含めるものとする）。
スカシ命令がデコーダ２によって解読される
１口 と５ｐｔｉｌ 、５ｔｐａＬｉ命令以外のスカシ命令時
は、ＳＬ ’Ｃ等の命令デフード時の制御条
件を調べること 時なく、パス２１を通してス
カシ処理開始をスカラプロセッサ内の各論理回路に指示
する。
１口 と５ｐｔｉｌ 、５ｔｐａＬｉ命令以外のスカシ命令時
は、ＳＬ ’Ｃ等の命令デフード時の制御条
件を調べること 時なく、パス２１を通してス
カシ処理開始をスカラプロセッサ内の各論理回路に指示
する。
ｐｔ江、 ｗ（ＬＬ）Ｌ 命令の場合の動作を第４図を
用いて説明する０第４１テは第３図のデコーダ、スカラ
ウェイトｇ理回路について第３図よりも詳細に示したも
のである。第４図と第３図に共通の論理回路、パス等は
同じ番号が用いられている＠Ｐσノ命令が解読されると
、デコーダ２はＳＬ。
用いて説明する０第４１テは第３図のデコーダ、スカラ
ウェイトｇ理回路について第３図よりも詳細に示したも
のである。第４図と第３図に共通の論理回路、パス等は
同じ番号が用いられている＠Ｐσノ命令が解読されると
、デコーダ２はＳＬ。
Ｃ番号が明示されている場合レジスタ１００に当該番号
をセットする。同時に“１°をラッチ１０１にセットす
る。ＳＬＣ番号にＮが指定されている場合、ラッチ１０
１には ０ がセットされる。
をセットする。同時に“１°をラッチ１０１にセットす
る。ＳＬＣ番号にＮが指定されている場合、ラッチ１０
１には ０ がセットされる。
この時レジスタ１００にセットされる内容は保障しない
。戸σ−６１命令は同期をとるためのＳＬＣセット命令
であるので、ＳＬＣの内容を調べて当該命令を起動する
ような論理は構成しない。しかしプログラムデパックの
ため、Ｉｔ哀命令を無効命令化したい場合があることを
考慮し、ＳＬＣセット無効化の論理動作を行う。レジス
タ１００゜ラッチＩＬ１１にセットされた内容は、次の
タイミングでＡＮＤ回路１０２によって、パス２１上の
ｐｅ４命令起動情報と論理積がとられ、ＳＬＣ書込情報
としてパス２５０上に送られる。
。戸σ−６１命令は同期をとるためのＳＬＣセット命令
であるので、ＳＬＣの内容を調べて当該命令を起動する
ような論理は構成しない。しかしプログラムデパックの
ため、Ｉｔ哀命令を無効命令化したい場合があることを
考慮し、ＳＬＣセット無効化の論理動作を行う。レジス
タ１００゜ラッチＩＬ１１にセットされた内容は、次の
タイミングでＡＮＤ回路１０２によって、パス２１上の
ｐｅ４命令起動情報と論理積がとられ、ＳＬＣ書込情報
としてパス２５０上に送られる。
ｕｐｅｈＬ差命令が解読されると、デコーダ２は続出リ
クエストをパス１０４上に、読出ＳＬＣ番号をパス１０
５ （２重線）に送る。当該パスは第３図ではパス２０
として概略の結合が示されている。
クエストをパス１０４上に、読出ＳＬＣ番号をパス１０
５ （２重線）に送る。当該パスは第３図ではパス２０
として概略の結合が示されている。
パス２０上のリフニス）要求に対し、ＳＬＣの応答を第
３図にもどりて説明する。
３図にもどりて説明する。
第３図の５ＬＣ７は、タイミングジェネレータ５の生成
するＴＯ（ＳＬＣ続出）、ＴＩ（ＳＬＣ’書込）、Ｔ２
（ＳＬＣ例外情報サーチ）、Ｔ３（ＳＬＣ演算）タイミ
ングによって制御されている。
するＴＯ（ＳＬＣ続出）、ＴＩ（ＳＬＣ’書込）、Ｔ２
（ＳＬＣ例外情報サーチ）、Ｔ３（ＳＬＣ演算）タイミ
ングによって制御されている。
なお、これらのタイミングは、上述の「タイミング」を
さらに細分化したものとする。
さらに細分化したものとする。
パス２０を介してＳＬＣを参照要求が発行されると、Ｔ
Ｏのタイミングで指定されたＳＬＣの内容を読出し、Ｔ
５のタイミングでパス２０上に読出したデータを送る。
Ｏのタイミングで指定されたＳＬＣの内容を読出し、Ｔ
５のタイミングでパス２０上に読出したデータを送る。
第４図において、１０６は上記の細分化されたタイミン
グによってパス２０を時分割使用するためのスイッチン
グ回路で、パス１０７は当該回路に入力されるＴＯ〜Ｔ
３タイミングのパスである。
グによってパス２０を時分割使用するためのスイッチン
グ回路で、パス１０７は当該回路に入力されるＴＯ〜Ｔ
３タイミングのパスである。
読出されたＳＬＣの情報はレジスタ１０８，１０９にセ
ットされる。この情報はＴ３で論理演算器１１０を用い
て演算される。演算の種類はパス１１１を通じてデコー
ダ２が指示する。演算の結果はラッチ１１２に保持され
る。この値はｕｔａＬｊ−命令がスカラ待ち状態を継続
するか否かを示している。
ットされる。この情報はＴ３で論理演算器１１０を用い
て演算される。演算の種類はパス１１１を通じてデコー
ダ２が指示する。演算の結果はラッチ１１２に保持され
る。この値はｕｔａＬｊ−命令がスカラ待ち状態を継続
するか否かを示している。
一方デコーダ２は−ＬＬ命令起動と同時に、スカラウェ
イト管理回路３をパス２２を介して起動する。スカラウ
ェイト管理回路３はラッチ回路１１２の情報が待ち状態
継続ならば、パス２２ｋを介してデコーダ２にｕｎｚＬ
Ｊ、命令処理中であることご報告する。ラッチ１１ｚの
情報が待ち状態解除ならばｗａｉｒ差命令完了報告をパ
ス２２ｋを介して行う、 デコーダ２によりて−Ｌｉ命令がデコードされた時、ス
カラウェイト管理回路３はパス２３を介して、スカシチ
ェックカウンタ４（第３図）２起動すると共にスカシ命
令続出を中断させる。
イト管理回路３をパス２２を介して起動する。スカラウ
ェイト管理回路３はラッチ回路１１２の情報が待ち状態
継続ならば、パス２２ｋを介してデコーダ２にｕｎｚＬ
Ｊ、命令処理中であることご報告する。ラッチ１１ｚの
情報が待ち状態解除ならばｗａｉｒ差命令完了報告をパ
ス２２ｋを介して行う、 デコーダ２によりて−Ｌｉ命令がデコードされた時、ス
カラウェイト管理回路３はパス２３を介して、スカシチ
ェックカウンタ４（第３図）２起動すると共にスカシ命
令続出を中断させる。
一方バス２２ｋを通して待ち状態継続が報告された場合
、１ｔＰｅＬＬＪ、命令はデコーダ２内のレジスタ（図
には明示していない）に留まり、スカシ命令デフードパ
イブラインは停止スる。パス２２ｋを介して待ち状態解
除が行われた場合、デコーダ２は、命令完了時のＳＬＣ
セット番号をレジスタ１００にセットしラッチ１０１に
１ をセットする。ＳＬＣ番号が明示されていない場
合ｚＯ′をラッチ１０１にセットする。次に命令実行情
報とレジスタ１００．ラッチ１０１の情報が、ＡＮＤ回
路１０２で論理積がとられ、ＳＬＣ＠込信号色信号てパ
ス２３０上に送られる。
、１ｔＰｅＬＬＪ、命令はデコーダ２内のレジスタ（図
には明示していない）に留まり、スカシ命令デフードパ
イブラインは停止スる。パス２２ｋを介して待ち状態解
除が行われた場合、デコーダ２は、命令完了時のＳＬＣ
セット番号をレジスタ１００にセットしラッチ１０１に
１ をセットする。ＳＬＣ番号が明示されていない場
合ｚＯ′をラッチ１０１にセットする。次に命令実行情
報とレジスタ１００．ラッチ１０１の情報が、ＡＮＤ回
路１０２で論理積がとられ、ＳＬＣ＠込信号色信号てパ
ス２３０上に送られる。
ラッチ１１２が待ち状態解除となった時、スカラウェイ
ト管理回路はパス２３を介し、スカシ命令続出中断解除
をスカシ・命令リクエスタ１に指示する。
ト管理回路はパス２３を介し、スカシ命令続出中断解除
をスカシ・命令リクエスタ１に指示する。
第３，５図を用いてベクトル命令のデコードと起動方法
について概説する。
について概説する。
第３図のベクトル、命令リクエスタ１０によってベクト
ル命令が主記憶から読出され、デコーダ１１に送られる
。第５図は第３図１１のデコーダおよび１２のウェイト
管理回路の論理構成をより詳細化して図示したもυであ
る。第５図において）ベクトル命令はレジスタ２００に
一時的に格納され、パス２０１を経由してベクトル命令
のオペランドに記述されたＳＬＣ読出、演算を行う回路
（該＠路を以下ＳＬＣデコーダという）２０２に送られ
る。ＳＬＣデコーダ２０２の論理は、第４図に示されて
いるものに同じである。即ち第４図のスイッチング回路
１０６は第５図の２０３に、スカラウェイト管理回路３
は２０６に対応する。
ル命令が主記憶から読出され、デコーダ１１に送られる
。第５図は第３図１１のデコーダおよび１２のウェイト
管理回路の論理構成をより詳細化して図示したもυであ
る。第５図において）ベクトル命令はレジスタ２００に
一時的に格納され、パス２０１を経由してベクトル命令
のオペランドに記述されたＳＬＣ読出、演算を行う回路
（該＠路を以下ＳＬＣデコーダという）２０２に送られ
る。ＳＬＣデコーダ２０２の論理は、第４図に示されて
いるものに同じである。即ち第４図のスイッチング回路
１０６は第５図の２０３に、スカラウェイト管理回路３
は２０６に対応する。
ＳＬＣ間の演算を行う”部分はデコーダ２０２内に含ま
れているものとする。ＳＬＣデコーダ２０２の処理の結
果、当該ベクトル命令が起動不可と、判定された場合、
パス２０５を介して、キ為−管理回路２０６に命令起動
不可報告がなされる。このキ為−管理回路２０６は第３
図のウェイト管理回路１２に相当するものであるが、必
ずしも一対一応ではないので、第５図の説明では以下キ
ュー管理回路を用いる。
れているものとする。ＳＬＣデコーダ２０２の処理の結
果、当該ベクトル命令が起動不可と、判定された場合、
パス２０５を介して、キ為−管理回路２０６に命令起動
不可報告がなされる。このキ為−管理回路２０６は第３
図のウェイト管理回路１２に相当するものであるが、必
ずしも一対一応ではないので、第５図の説明では以下キ
ュー管理回路を用いる。
キュー管理回路２０６は命令起動不可報告が行われたと
き、レジスタ２００内のベクトル命令をレジスタ２０７
に移す。該レジスタは第５図では図面の簡約化のために
１個記されているが１必ずしも１個である必要はなく、
命令の実行順序逆転範囲を拡大させるために複数個用意
してもかまわない。起動不可となったベクトル命令がレ
ジスタ２０７に移行した後、後続のベクトル命令が命令
リクエスタ１ｏ（第３図）によってレジ：スタ２００に
格納される。パス２０５を介して起動可となったベクト
ル命令はレジスタ２００からレジスタ２０９に移され、
同時にＳＬＣデコーダ２０２内の命令のコピーが、リソ
ース管理回路２１０へ移される。
き、レジスタ２００内のベクトル命令をレジスタ２０７
に移す。該レジスタは第５図では図面の簡約化のために
１個記されているが１必ずしも１個である必要はなく、
命令の実行順序逆転範囲を拡大させるために複数個用意
してもかまわない。起動不可となったベクトル命令がレ
ジスタ２０７に移行した後、後続のベクトル命令が命令
リクエスタ１ｏ（第３図）によってレジ：スタ２００に
格納される。パス２０５を介して起動可となったベクト
ル命令はレジスタ２００からレジスタ２０９に移され、
同時にＳＬＣデコーダ２０２内の命令のコピーが、リソ
ース管理回路２１０へ移される。
ここでＳＬＣデコーダ２０２のタイミングを、２分割し
Ｔｚ、Ｔｙとする。Ｔｚのタイミングではバス２０８経
由でレジスタ２０７の命令の起動可否が調べられ、Ｔｙ
のタイミングではレジスタ２００の命令が調べられる。
Ｔｚ、Ｔｙとする。Ｔｚのタイミングではバス２０８経
由でレジスタ２０７の命令の起動可否が調べられ、Ｔｙ
のタイミングではレジスタ２００の命令が調べられる。
従ってＳＬＣデコーダで起動不可の判定が行われたペク
）Ａ／命令は、レジスタ２０７に移された後Ｔ：ｔのタ
イミングで調べられる。その結果起動可となると、キュ
ー管理回路２０６に報告を行い、レジスタ２０９に命令
が移行Ｔる。Ｔｙのタイミングでは、レジスタ２００の
命令の起動可否が調べられる。レジスタ２００の命令の
起動可能性については、該命令のＳＬＣ参照情報と、レ
ジスタ２０７上のベクトル命令が使用するレジスタ番号
等の比較を行い決定する。
）Ａ／命令は、レジスタ２０７に移された後Ｔ：ｔのタ
イミングで調べられる。その結果起動可となると、キュ
ー管理回路２０６に報告を行い、レジスタ２０９に命令
が移行Ｔる。Ｔｙのタイミングでは、レジスタ２００の
命令の起動可否が調べられる。レジスタ２００の命令の
起動可能性については、該命令のＳＬＣ参照情報と、レ
ジスタ２０７上のベクトル命令が使用するレジスタ番号
等の比較を行い決定する。
レジスタ２００上の命令が起動可となりた場合、キュー
管理回路２０６は、レジスタ２０９にベクトル命令がな
い時は、当該命令をレジスタ２０９に移行させる。レジ
スタ２０９にベクトル命令が存在し、レジスタ２０７に
命令がなければ１命令を・ レジスタ２０７に移行させ
る。レジスタ２０９．２０７共に命令が存在する時は、
レジスタ２００上の命令が起動可能となっても、レジス
タ間の命令移行は行われない。このような制御を採用し
ても、ベクトル命令は必ず正常に完了するか、例外検出
で終了するので、ベクトルプロセッサカテッド’Ｏｙり
となることはない。レジスタ２００上の □ベク
トル命令が起動不可と判定された場合、Ｔｙ′のタイミ
ングでパス２−０５を介して起動不可報告 □キ
ュー管理回路２０６へ報告される。キュー管理
゛回路２０６はこの報告が成された後、パス２５を経
ｊ由してベクトル・命令リクエスタの動作を中断
′させる。同時にパス２６を介して、ベクトル
チェックカウンター５（第３図）を起動する。
管理回路２０６は、レジスタ２０９にベクトル命令がな
い時は、当該命令をレジスタ２０９に移行させる。レジ
スタ２０９にベクトル命令が存在し、レジスタ２０７に
命令がなければ１命令を・ レジスタ２０７に移行させ
る。レジスタ２０９．２０７共に命令が存在する時は、
レジスタ２００上の命令が起動可能となっても、レジス
タ間の命令移行は行われない。このような制御を採用し
ても、ベクトル命令は必ず正常に完了するか、例外検出
で終了するので、ベクトルプロセッサカテッド’Ｏｙり
となることはない。レジスタ２００上の □ベク
トル命令が起動不可と判定された場合、Ｔｙ′のタイミ
ングでパス２−０５を介して起動不可報告 □キ
ュー管理回路２０６へ報告される。キュー管理
゛回路２０６はこの報告が成された後、パス２５を経
ｊ由してベクトル・命令リクエスタの動作を中断
′させる。同時にパス２６を介して、ベクトル
チェックカウンター５（第３図）を起動する。
以上で、ベクトル命令のオペランドに記述さ ′
れているＳＬＣ情報に関Ｔる条件を調べること
１が出来る。以下、８ＬＣ情報から起動可となり
゛たベクトル命令について、ベクトルプロセッサ
′内のリソース、ベクトルレジスタ等の情報を調
二べる論理を概説する。
れているＳＬＣ情報に関Ｔる条件を調べること
１が出来る。以下、８ＬＣ情報から起動可となり
゛たベクトル命令について、ベクトルプロセッサ
′内のリソース、ベクトルレジスタ等の情報を調
二べる論理を概説する。
リソース管理回路２１０はベクトル命令の実行
゛に必要なリソース番号を、命令の種別対応に記
。
゛に必要なリソース番号を、命令の種別対応に記
。
憶している回路２１１を参照して決定する。リゾ
）−スの使用状況はリソース対応に状態ラッチ２１２
′が保持している。
）−スの使用状況はリソース対応に状態ラッチ２１２
′が保持している。
第５図では図面の簡約化のため、３個のラッチ、
′即ち６リソースとした。この３という数は特に意味
があるわけではなく）ベクトルプロセッサの要求されて
いる性能ご実現するために、より多くの又は少数の「数
」を設定してもよい。また第５図ではベクトルレジスタ
等の状態を調へる論理が省略されている。これはルジス
タの状態を調べる論理は、リソースの状態を調べる論理
と同じ構成で実現できるためである。即ち、レジスタ対
応に２１２の如き状態ラッチご持ち、。
′即ち６リソースとした。この３という数は特に意味
があるわけではなく）ベクトルプロセッサの要求されて
いる性能ご実現するために、より多くの又は少数の「数
」を設定してもよい。また第５図ではベクトルレジスタ
等の状態を調へる論理が省略されている。これはルジス
タの状態を調べる論理は、リソースの状態を調べる論理
と同じ構成で実現できるためである。即ち、レジスタ対
応に２１２の如き状態ラッチご持ち、。
このラッチをレジスタの受用によって１′にセットし、
レジスタを使用している命令の完了によって ０ にリ
セットすれば良い。
レジスタを使用している命令の完了によって ０ にリ
セットすれば良い。
リソース状態管理回路２１０がベクトル命令で使用する
リソースを決定すると、リソース対応にパス２１３を介
してＡＮＤ回路２１４に信号が送１られる。ここでパス
２１３は東線とする。ＡＮＤ回路２１４では、状態ラッ
チ２１２の出力と論理積がとられ、リソースが使用可能
か否かの判断が行われる。その結果はリソース対応にパ
ス２１５に送出され、ＯＲ回路２１６で論理和がとられ
、パス２１７を経由して命令が実行可能であることがキ
ュー管理回路２０．５に報告される。キュー管理回路は
パス２１８を介して、レジスタ２０９上のベクトル命令
をデコーダ２２０へ移丁。同時にリソース管理回路２１
０内のレジスタ２０９に対応するベクトル命令は消去さ
れる。ＡＮＤ回路２１４で命令実行不可となった場合、
当該情報はパス２１５．２１７を経てキュー管理回路に
入力される。
リソースを決定すると、リソース対応にパス２１３を介
してＡＮＤ回路２１４に信号が送１られる。ここでパス
２１３は東線とする。ＡＮＤ回路２１４では、状態ラッ
チ２１２の出力と論理積がとられ、リソースが使用可能
か否かの判断が行われる。その結果はリソース対応にパ
ス２１５に送出され、ＯＲ回路２１６で論理和がとられ
、パス２１７を経由して命令が実行可能であることがキ
ュー管理回路２０．５に報告される。キュー管理回路は
パス２１８を介して、レジスタ２０９上のベクトル命令
をデコーダ２２０へ移丁。同時にリソース管理回路２１
０内のレジスタ２０９に対応するベクトル命令は消去さ
れる。ＡＮＤ回路２１４で命令実行不可となった場合、
当該情報はパス２１５．２１７を経てキュー管理回路に
入力される。
キュー管理回路はパス２１８を経由してデコーダ２２０
、ＩＪソース管理回ＦＭ：Ｉ２１０に現在の状態を保つ
ように指示する。この時ベクトル命令はレジスタ２０９
内に留まる。この命令のレジスタ内滞留により、レジス
４！２０７又は２０Ｑ内のベクトル命令がＳＬＣ情報読
出、演算によって起動可能トナっても、ベクトル命令は
レジスタ２０９ニ移行できなくなる。この時はキュー管
理回路２０６がベクトル命令続出をパス２５を介して中
断させる。この中断は、リソース空き報告が、ベクトル
プロセッサ内のリソースからパス２２１を経由してなさ
れ、状態ラッチ２１２がリセットされ、ＡＮＤ回路でレ
ジスタ２０９上の命令が実行可となるまで続行される。
、ＩＪソース管理回ＦＭ：Ｉ２１０に現在の状態を保つ
ように指示する。この時ベクトル命令はレジスタ２０９
内に留まる。この命令のレジスタ内滞留により、レジス
４！２０７又は２０Ｑ内のベクトル命令がＳＬＣ情報読
出、演算によって起動可能トナっても、ベクトル命令は
レジスタ２０９ニ移行できなくなる。この時はキュー管
理回路２０６がベクトル命令続出をパス２５を介して中
断させる。この中断は、リソース空き報告が、ベクトル
プロセッサ内のリソースからパス２２１を経由してなさ
れ、状態ラッチ２１２がリセットされ、ＡＮＤ回路でレ
ジスタ２０９上の命令が実行可となるまで続行される。
ＡＮＤ回路２１４で、命令実行可能となった場合、該情
報はパス２２２を介して、リソース起動に必要なオーダ
を生成するオーダジェネレータ２２３に入力される。該
ジェネレータは、リソース起動に必要なオーダ類を生成
した後パス２２４経由でリソースに送信する。同時にパ
ス２２５を通して状態ラッチ２１２をセットする。
報はパス２２２を介して、リソース起動に必要なオーダ
を生成するオーダジェネレータ２２３に入力される。該
ジェネレータは、リソース起動に必要なオーダ類を生成
した後パス２２４経由でリソースに送信する。同時にパ
ス２２５を通して状態ラッチ２１２をセットする。
一方レジスタ２０９上のベクトル命令が起動可１となっ
た時、該情報をパス２１８を介してデコーダ２２０が知
り、命令の完了時にセットすべきＳＬＣ番号又はセット
を抑止する情報をパス２２６を介してそれぞれレジスタ
２２７．ラッチ２２８へ送る。当該レジスタ群、ラッチ
群はリソース対応に存在する。ベクトル命令が完了した
場合、パス２２１を経由して終了報告がＳＬＣ書込管理
回路２２９に行われる。この報告時にラッチ２２８の内
容ご調べ、ＳＬＣ書込ならばレジスタ２２７内の情報を
パス２５０上に送る。ラッチ２２８の内容が書込不可な
らば、何んの情報もパス２３Ｇｌ上に送らない。パス２
２１が例外情報が報告された場合、ＳＬＣ書込管理回路
は例外発生報告を１ラツチ２２８の内容に関係なく、レ
ジスタ２２７の指示するＳＬＣへ報告する。この報告は
パス２３１を経由して行われる。
た時、該情報をパス２１８を介してデコーダ２２０が知
り、命令の完了時にセットすべきＳＬＣ番号又はセット
を抑止する情報をパス２２６を介してそれぞれレジスタ
２２７．ラッチ２２８へ送る。当該レジスタ群、ラッチ
群はリソース対応に存在する。ベクトル命令が完了した
場合、パス２２１を経由して終了報告がＳＬＣ書込管理
回路２２９に行われる。この報告時にラッチ２２８の内
容ご調べ、ＳＬＣ書込ならばレジスタ２２７内の情報を
パス２５０上に送る。ラッチ２２８の内容が書込不可な
らば、何んの情報もパス２３Ｇｌ上に送らない。パス２
２１が例外情報が報告された場合、ＳＬＣ書込管理回路
は例外発生報告を１ラツチ２２８の内容に関係なく、レ
ジスタ２２７の指示するＳＬＣへ報告する。この報告は
パス２３１を経由して行われる。
次に第３図を用いて、本発明のベクトル処理装置の例外
処理の概略を説明する。
処理の概略を説明する。
命令完了に伴うＳＬＣ書込処理がパス２３０を介して報
告され、例外処理がパス２３１を介して１タイミング間
行われたとする。タイミングジェネレータ５はこの１タ
イミングをさらに細分して、ＴＩ、Ｔ３タイミングでそ
れぞれ完了時のＳＬＣ書込、例外時の書込を行う。即ち
１セレクタ３０はＴ１タイミング時にはパス２３０を選
択シ、Ｔ３３タイミングパス２３１を選択する０選択さ
れた情報はＳＬＣ書込回路乙に送られ、書込対象のＳＬ
Ｃに完了又は例外情報をセットする。
告され、例外処理がパス２３１を介して１タイミング間
行われたとする。タイミングジェネレータ５はこの１タ
イミングをさらに細分して、ＴＩ、Ｔ３タイミングでそ
れぞれ完了時のＳＬＣ書込、例外時の書込を行う。即ち
１セレクタ３０はＴ１タイミング時にはパス２３０を選
択シ、Ｔ３３タイミングパス２３１を選択する０選択さ
れた情報はＳＬＣ書込回路乙に送られ、書込対象のＳＬ
Ｃに完了又は例外情報をセットする。
ＳＬＣ続出回路７はＴｏ、 Ｔ２タイミング時に作動し
、ＴＯタイミングで続出を、Ｔ２タイミングで例外処理
を行うために必要なパスの結合を行う。
、ＴＯタイミングで続出を、Ｔ２タイミングで例外処理
を行うために必要なパスの結合を行う。
ＳＬＣ続出時の処理はすでに説明したので、ここでは例
外処理を説明する。
外処理を説明する。
Ｔ２タイミングで、ＳＬＣ続出回路は、ＳＬＣとパス３
１を結合する。ＯＲ回路９は全ＳＬＣを調べ、１つでも
ＳＬＣに例外報告が存在すれば、処理装置で例外が検出
されたとみなし信号をパス３２上に送る。
１を結合する。ＯＲ回路９は全ＳＬＣを調べ、１つでも
ＳＬＣに例外報告が存在すれば、処理装置で例外が検出
されたとみなし信号をパス３２上に送る。
処理装置内のスカシ・ベクトル両プロセッサで待ち状態
が発生した時１それぞれパス２５．２６を介してチェッ
クカウンタ４，１３が起動される。
が発生した時１それぞれパス２５．２６を介してチェッ
クカウンタ４，１３が起動される。
カウンタ起動によって、カウンタ内の値は°０′クリア
された後、毎マシンサイクルカウントアツプが行われる
。スカシ又はベクトル命令が起動され、プロセッサの待
ち状態がパス２３又は２６を介して解除されると、カウ
ンタのカウントアツプは停止する。
された後、毎マシンサイクルカウントアツプが行われる
。スカシ又はベクトル命令が起動され、プロセッサの待
ち状態がパス２３又は２６を介して解除されると、カウ
ンタのカウントアツプは停止する。
プロセッサの待ち状態が十分長く、カウンタのデータ巾
を越えるようになると、該カウンタはキャリーを発生す
る。このキャリーは、パス３３又は３４を経由して論理
回路１４に送られる。当該論理回路１４は、パス３２上
のＳＬＣ上の例外情報又はパス５５．３４上のプロセッ
サ待ち異常状態に対応する決められたオーダ情報を生成
して、パス３５に送る。以後、該情報を使用してプログ
ラム状態語を変更する。これらの論理は本発明のプロセ
ッサ間の同期化処理について直接関連しないので省略す
る。
を越えるようになると、該カウンタはキャリーを発生す
る。このキャリーは、パス３３又は３４を経由して論理
回路１４に送られる。当該論理回路１４は、パス３２上
のＳＬＣ上の例外情報又はパス５５．３４上のプロセッ
サ待ち異常状態に対応する決められたオーダ情報を生成
して、パス３５に送る。以後、該情報を使用してプログ
ラム状態語を変更する。これらの論理は本発明のプロセ
ッサ間の同期化処理について直接関連しないので省略す
る。
次にスカラ、ベクトル両プロセッサ間のデータの受は渡
しを行うＳ Ｒ１７について概説スる。
しを行うＳ Ｒ１７について概説スる。
ＳＲもＳＬＣと同様に’ｒｏ ＮＴ５のタイミングで続
出、書込が制御される。ただし、ＳＲには例外、ＳＲ間
演算のタイミングは必要ないので、このタイミングを無
処理タイミングとする。
出、書込が制御される。ただし、ＳＲには例外、ＳＲ間
演算のタイミングは必要ないので、このタイミングを無
処理タイミングとする。
ＳＲ，ＳＬＣとも同一番号のレジスタ又はラッチに書込
が同時に起こった場合の動作は保障されない。しかし、
同時に書込アクセスが起こらないように、プログラムの
実行制御を行うことは容鳥である。
が同時に起こった場合の動作は保障されない。しかし、
同時に書込アクセスが起こらないように、プログラムの
実行制御を行うことは容鳥である。
本発明によれば＼場（ｆＬ４１４ ”）の中のエネルギ
ー勾配（４？Ｌｂａ、ｇ ｐｙｍＬａｎｌ ）計算等で
数多く現われる短ベク）Ａ／長（３次元ならば３．４次
元ならば４）の内積計算において、スカラ、ベクトル両
プロセッサ間の並列動作が可能となる。即ち、Ｘｌ−０
，０ Ｘ２■０．０ Ｘ ５＝０．０ Ｄ０１００Ｉ諺１，３ Ｘｌ−Ｘ５＋ＤＺＸ（１）＊ＤＹＺ（１）Ｘ２＝Ｘ２＋
ＤＹＺ（Ｉ）＊ＤＺＸ（Ｉ）１００ Ｘ３−Ｘ５＋Ｄ
ＺＸ（Ｉ）＊ＤＸＹ（Ｉ）Ｘ４−Ｘ１＊Ｘ１＋Ｘ２＊Ｘ
２＋Ｘ５＊Ｘ３のようなＦＯＲＴＲＡＮコーＴＲ法のよ
うに変換する。
ー勾配（４？Ｌｂａ、ｇ ｐｙｍＬａｎｌ ）計算等で
数多く現われる短ベク）Ａ／長（３次元ならば３．４次
元ならば４）の内積計算において、スカラ、ベクトル両
プロセッサ間の並列動作が可能となる。即ち、Ｘｌ−０
，０ Ｘ２■０．０ Ｘ ５＝０．０ Ｄ０１００Ｉ諺１，３ Ｘｌ−Ｘ５＋ＤＺＸ（１）＊ＤＹＺ（１）Ｘ２＝Ｘ２＋
ＤＹＺ（Ｉ）＊ＤＺＸ（Ｉ）１００ Ｘ３−Ｘ５＋Ｄ
ＺＸ（Ｉ）＊ＤＸＹ（Ｉ）Ｘ４−Ｘ１＊Ｘ１＋Ｘ２＊Ｘ
２＋Ｘ５＊Ｘ３のようなＦＯＲＴＲＡＮコーＴＲ法のよ
うに変換する。
スカシコード：
■ ｔｎｊｔＰ４− ＳＲＯ←Ｄ ’ ０．０’■
ｐｅａｌ （０、Ｎ、 Ｎ ）■ 諧？４
ＳＲ１←Ｄ０．０ ■ だｄ ［１、Ｈ，Ｎ］ ■ Ｗｕｐｖ４３ Ｒ２４−Ｄ ” ０ 、０ ’■
Ｐμ （２，Ｎ、Ｎ） の ５ｔｐｔｈＬ１ （Ｎｐ
３ ｖ Ｎ ）■ 却？４ ＦＰＲＯ←ＳＲ
。
ｐｅａｌ （０、Ｎ、 Ｎ ）■ 諧？４
ＳＲ１←Ｄ０．０ ■ だｄ ［１、Ｈ，Ｎ］ ■ Ｗｕｐｖ４３ Ｒ２４−Ｄ ” ０ 、０ ’■
Ｐμ （２，Ｎ、Ｎ） の ５ｔｐｔｈＬ１ （Ｎｐ
３ ｖ Ｎ ）■ 却？４ ＦＰＲＯ←ＳＲ
。
■ ＝ｔｂｐｔｙ ＦＰＲＯ４−ＦＰＲＯ＊ＦＰＲＯ
Φ 詭Ｌχ （Ｎｌ ａ、Ｎ） （３） ｗ？４Ｆ Ｐ Ｒ２’−Ｓ ＲＩＧ ｍｔ
ｔｉ＝ｐｔｙ ＦＰＲ２←ＦＰＲ２＊ＦＰＲ２θ ａ
ｔｔｄ ＦＰＲＯ←ＦＰＲＯ＋ＦＰＲ２０廓”
（Ｎｌ ５ Ｉ Ｎ 〕 Ｃ） ｍｔ？４ ＦＰＲ２←５Ｒ２０、、＝涛ｐ
ＨＦＰＲ２←ＦＰＲ２＊ＦＰＲ２０藏 ＦＰＲＯ←
ＦＰＲＯ＋ＦＰＲ２０μθ４４ ＦＰＲＯ←”Ｘ４１
゜ またベクトルコードを。
Φ 詭Ｌχ （Ｎｌ ａ、Ｎ） （３） ｗ？４Ｆ Ｐ Ｒ２’−Ｓ ＲＩＧ ｍｔ
ｔｉ＝ｐｔｙ ＦＰＲ２←ＦＰＲ２＊ＦＰＲ２θ ａ
ｔｔｄ ＦＰＲＯ←ＦＰＲＯ＋ＦＰＲ２０廓”
（Ｎｌ ５ Ｉ Ｎ 〕 Ｃ） ｍｔ？４ ＦＰＲ２←５Ｒ２０、、＝涛ｐ
ＨＦＰＲ２←ＦＰＲ２＊ＦＰＲ２０藏 ＦＰＲＯ←
ＦＰＲＯ＋ＦＰＲ２０μθ４４ ＦＰＲＯ←”Ｘ４１
゜ またベクトルコードを。
■ｍ＋、ｔ＋ｒｈｌｔａｔｔ ＶＲｏ←’ＤＸＹ’ 、
（Ｎ、 Ｎ、 Ｎ）■ ？４６１ｍ ｔ−ａｄ ｖＲ
１←’ Ｄ ＹＺ ’ ＋ （Ｎｔ Ｎｌ Ｎ ］■＝
ｗＬ４４ｐｙｔｄｗＧｉ Ｓ ＲＯ←Ｓ ＲＯ＋ Ｖ
ＲＯ＊ Ｖ Ｒ１、（３，Ｏ，Ｎ ） ’■
？番ｃ、ｔｅａ、ｂｙｎｔｔ ＶＲ２←’ ＤＹ
Ｚ ’ 、 （Ｎ、 Ｎ、 Ｎ ）■ ｔｐ
４ｃ、、ｔｔ＋ＤｔＬｅｔ ＶＲ５＋−’ ＤＺＸ’
、 ［Ｎ、 Ｎ、Ｎ：］（ｆ） ｉ、７１
ｊ′Ｌ＜４ｐｍｄｘｃ−Ｉ ＳＲ１←ＳＲ１＋ＶＲ
２＊ＶＲ５，Ｉ：４ 、 １ 、 Ｎ〕（７） ｖ
ｚｃｆｅａ、ｈａｄ ＶＲ４←’ ＤＺＸ’ 、
ＣＮ＋ Ｎ、Ｎ：］■ Ｌ電ｖａ、ｐ材ｄｗｃｌ
Ｓ Ｒ２←Ｓ Ｒ２＋ ＶＲ４＊ Ｖ ＲＯ、［５、２
、Ｎ ）のように生成する。ここでは少なくともメモリ
リクエスタ３個存在するとし、命令■と■が同時実行で
きるものとしている。以上の場合のベクトル処理装置の
、スカシ命令デコード、ベクトル命令デコード、メモリ
リクエスタ、演算器のタイムチャートを第６図に示す。
（Ｎ、 Ｎ、 Ｎ）■ ？４６１ｍ ｔ−ａｄ ｖＲ
１←’ Ｄ ＹＺ ’ ＋ （Ｎｔ Ｎｌ Ｎ ］■＝
ｗＬ４４ｐｙｔｄｗＧｉ Ｓ ＲＯ←Ｓ ＲＯ＋ Ｖ
ＲＯ＊ Ｖ Ｒ１、（３，Ｏ，Ｎ ） ’■
？番ｃ、ｔｅａ、ｂｙｎｔｔ ＶＲ２←’ ＤＹ
Ｚ ’ 、 （Ｎ、 Ｎ、 Ｎ ）■ ｔｐ
４ｃ、、ｔｔ＋ＤｔＬｅｔ ＶＲ５＋−’ ＤＺＸ’
、 ［Ｎ、 Ｎ、Ｎ：］（ｆ） ｉ、７１
ｊ′Ｌ＜４ｐｍｄｘｃ−Ｉ ＳＲ１←ＳＲ１＋ＶＲ
２＊ＶＲ５，Ｉ：４ 、 １ 、 Ｎ〕（７） ｖ
ｚｃｆｅａ、ｈａｄ ＶＲ４←’ ＤＺＸ’ 、
ＣＮ＋ Ｎ、Ｎ：］■ Ｌ電ｖａ、ｐ材ｄｗｃｌ
Ｓ Ｒ２←Ｓ Ｒ２＋ ＶＲ４＊ Ｖ ＲＯ、［５、２
、Ｎ ）のように生成する。ここでは少なくともメモリ
リクエスタ３個存在するとし、命令■と■が同時実行で
きるものとしている。以上の場合のベクトル処理装置の
、スカシ命令デコード、ベクトル命令デコード、メモリ
リクエスタ、演算器のタイムチャートを第６図に示す。
ベクトル長は３と仮定している第６図において、スカシ
。
。
ベクトルデコードのカラムはマシンサイクルピッチに分
割されている。各分割内の数字は上記命令列の左側のシ
ーフェンス番号に対応している。スカラデコード力ラム
からベクトルデコードカラムへの矢印は、ｐａｉｊ−命
令の作用を示す。
割されている。各分割内の数字は上記命令列の左側のシ
ーフェンス番号に対応している。スカラデコード力ラム
からベクトルデコードカラムへの矢印は、ｐａｉｊ−命
令の作用を示す。
ベクトルデコードカラムからベクトルプロセッサ内のリ
ソースへの矢印は、各々のリソースへの起動指示な示す
。リソースの欄で実線で囲まれた部分はリソースが処理
ご行っている部分である。演算器からスカラデコード力
ラムへの矢印ハ、ベクトルプロセッサからの−ｂχ解除
指ｙｇを示す。第６図に本発明のスカラ、ベクトルプ。
ソースへの矢印は、各々のリソースへの起動指示な示す
。リソースの欄で実線で囲まれた部分はリソースが処理
ご行っている部分である。演算器からスカラデコード力
ラムへの矢印ハ、ベクトルプロセッサからの−ｂχ解除
指ｙｇを示す。第６図に本発明のスカラ、ベクトルプ。
ロセッサ同期制御によって可能となった並列動作部分を
（Ｓ Ｐ Ｖ Ｐ ） ｔｙ４ｈ）ｚ、として示した
０（ＳＰ−ＶＰ）を−辺一部分はベクトル長が長くなる
程大きくなる可能性がある（たとえばスカラデコード力
ラムの１５〜１８の部分）。従ッてベクトル処理装置の
性能向上が可能になる。
（Ｓ Ｐ Ｖ Ｐ ） ｔｙ４ｈ）ｚ、として示した
０（ＳＰ−ＶＰ）を−辺一部分はベクトル長が長くなる
程大きくなる可能性がある（たとえばスカラデコード力
ラムの１５〜１８の部分）。従ッてベクトル処理装置の
性能向上が可能になる。
第１図はスカシベクトル混在系の命令デコードタイムチ
ャート偲１第２図はベクトル命令の形式を示す園、第３
文はスカシ。ベクトルの同期制御概略ブロック図、第４
閣はスカシ命令の実行制御論理ブロック図、第５図はベ
クトル命令の実行制御論理ブロック図、第６図は連続白
檀計算処理のタイムチャー）１１である。 １・・、スカラ。命令リクエスタ ２・・、スカラ命令デコーダ ３・・・スカラウェイト管理回路 ４．１３・・・カウンタ ５・・・タイミングジェネレータ ８・・・ステータス、ラッチ回路（ＳＬＣ）６．７・・
・スイッチング回路 １０・・・ベクトル、命令リクエスタ １１・・・ベクトル命令デコーダ １２・・・ベクトルウェイト管理回路 １７・・、スカラレジスタ（５Ｒ） １１０・・・論理演算器 １０６・・・スイッチング回路 ２０６・・・キエー管理回路 ２１０・・・リソース起動回路 ２１４・・・ＡＮＤ回路 ２２３・・・オーダジェネレータ ２２０・・・デコーダ ゝ・、゛。
ャート偲１第２図はベクトル命令の形式を示す園、第３
文はスカシ。ベクトルの同期制御概略ブロック図、第４
閣はスカシ命令の実行制御論理ブロック図、第５図はベ
クトル命令の実行制御論理ブロック図、第６図は連続白
檀計算処理のタイムチャー）１１である。 １・・、スカラ。命令リクエスタ ２・・、スカラ命令デコーダ ３・・・スカラウェイト管理回路 ４．１３・・・カウンタ ５・・・タイミングジェネレータ ８・・・ステータス、ラッチ回路（ＳＬＣ）６．７・・
・スイッチング回路 １０・・・ベクトル、命令リクエスタ １１・・・ベクトル命令デコーダ １２・・・ベクトルウェイト管理回路 １７・・、スカラレジスタ（５Ｒ） １１０・・・論理演算器 １０６・・・スイッチング回路 ２０６・・・キエー管理回路 ２１０・・・リソース起動回路 ２１４・・・ＡＮＤ回路 ２２３・・・オーダジェネレータ ２２０・・・デコーダ ゝ・、゛。
Claims (1)
- スカラ、ベクトルの２つのプロセッサから構成されるベ
クトル処理装置において、命令をスカラプロセッサを制
御するブロックと、ベクトルプロセッサを制御するブロ
ックとに分離し、各々のブロック内に命令の実行順序を
保障するために、スカラ命令系に順序性を保障する命令
を存在させ、ベクトル命令に順序性を保障するために命
令デコード時に命令の起動を判定するフィールドと命令
終了時に完了報告を行う方法を示すフィールドとを設定
し、これらの命令実行順序性保障アーキテクチャの下で
スカラ、ベクトル命令のデコード時に参照可能な記憶手
段に、ベクトル処理装置内で発生した例外情報を保持す
るように構成したことを特徴とするベクトル処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144798A JPS6224366A (ja) | 1985-07-03 | 1985-07-03 | ベクトル処理装置 |
| DE8686108990T DE3686789T2 (de) | 1985-07-03 | 1986-07-02 | Vektorverarbeitungsgeraet. |
| US06/881,403 US4780811A (en) | 1985-07-03 | 1986-07-02 | Vector processing apparatus providing vector and scalar processor synchronization |
| EP86108990A EP0207506B1 (en) | 1985-07-03 | 1986-07-02 | Vector processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144798A JPS6224366A (ja) | 1985-07-03 | 1985-07-03 | ベクトル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6224366A true JPS6224366A (ja) | 1987-02-02 |
Family
ID=15370704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60144798A Pending JPS6224366A (ja) | 1985-07-03 | 1985-07-03 | ベクトル処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4780811A (ja) |
| EP (1) | EP0207506B1 (ja) |
| JP (1) | JPS6224366A (ja) |
| DE (1) | DE3686789T2 (ja) |
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- 1986-07-02 DE DE8686108990T patent/DE3686789T2/de not_active Expired - Fee Related
- 1986-07-02 EP EP86108990A patent/EP0207506B1/en not_active Expired - Lifetime
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