JPS622461B2 - - Google Patents
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- JPS622461B2 JPS622461B2 JP54032285A JP3228579A JPS622461B2 JP S622461 B2 JPS622461 B2 JP S622461B2 JP 54032285 A JP54032285 A JP 54032285A JP 3228579 A JP3228579 A JP 3228579A JP S622461 B2 JPS622461 B2 JP S622461B2
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- impurity concentration
- type diffusion
- barrier diode
- integrated circuit
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/617—Combinations of vertical BJTs and only diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
- H10D84/409—Combinations of FETs or IGBTs with lateral BJTs and with one or more of diodes, resistors or capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は高耐圧の半導体素子にシヨツトキーバ
リアダイオードを組込んだターン・オフ時間の短
い半導体集積回路に関するものである。
リアダイオードを組込んだターン・オフ時間の短
い半導体集積回路に関するものである。
トランジスタ、PNPNスイツチ等の半導体素子
はスイツチング素子として広く使用されている
が、これらスイツチング素子は飽和領域と遮断領
域とで動作させるとベース領域中の少数キヤリア
の蓄積のため、ターン・オフ時間が長くなる欠点
がある。例えばトランジスタを例にとつて説明す
ると、トランジスタの飽和状態ではコレクタ領域
からベース領域に向つて少数キヤリアの注入が行
なわれ、この少数キヤリアがベース領域中に蓄積
される。このため順電圧が零になつても、今度は
ベース領域からコレクタ領域に向つて上記少数キ
ヤリアが移動し、直にターン・オフすることがで
きず、少数キヤリアが再結合によつて漸次削滅し
て行き、あるレベルに達した時ターン・オフする
ためである。PNPNスイツチの場合も同様で、少
数キヤリアがアノードゲート領域、カソードゲー
ト領域中に蓄積されることによつて起る。
はスイツチング素子として広く使用されている
が、これらスイツチング素子は飽和領域と遮断領
域とで動作させるとベース領域中の少数キヤリア
の蓄積のため、ターン・オフ時間が長くなる欠点
がある。例えばトランジスタを例にとつて説明す
ると、トランジスタの飽和状態ではコレクタ領域
からベース領域に向つて少数キヤリアの注入が行
なわれ、この少数キヤリアがベース領域中に蓄積
される。このため順電圧が零になつても、今度は
ベース領域からコレクタ領域に向つて上記少数キ
ヤリアが移動し、直にターン・オフすることがで
きず、少数キヤリアが再結合によつて漸次削滅し
て行き、あるレベルに達した時ターン・オフする
ためである。PNPNスイツチの場合も同様で、少
数キヤリアがアノードゲート領域、カソードゲー
ト領域中に蓄積されることによつて起る。
半導体素子を高周波で動作する回路に使用する
場合には、上記ターン・オフ時間は短いことが要
求される。
場合には、上記ターン・オフ時間は短いことが要
求される。
このため従来は、プロセス上の方法として、半
導体基板に重金属例えば金を拡散して少数キヤリ
アの蓄積を少くし、ターン・オフ時間を短くする
ことが行なわれているが、ターン・オフ時間は短
くなるが、これと同時に電流増幅率hFE等が低下
する欠点があり、いまだ充分な成果は得られてい
ない。他方、Ｐ形あるいはＮ形の半導体基板にス
パツタリング又は蒸着によつて金属を接合させる
と、両者間の仕事函数の差によつて障壁（バリ
ア）が発生し、整流特性をもつことが知られてい
る。この整流特性をもつ素子はシヨツトキーバリ
アダイオードとか、シヨツトキーダイオードと呼
ばれ、金属の選択および接合面積の形成を適切な
ものにすればＰ形およびＮ形半導体の接合による
PN接合ダイオードよりも理想的な整流特性が得
られる。このシヨツトキーバリアダイオードは、
順方向バイアス状態ではその順方向電圧降下は、
PN接合ダイオードが約0.7Vであるのに対し、0.2
〜0.5V程度（金属の種類により異なるがアルミ
ニユームの場合は約0.3V）と低く、かつ多数キ
ヤリアのみが動作に寄与するため、少数キヤリア
の蓄積がほとんど起らない特徴をもつている。こ
のシヨツトキーバリアダイオードはターン・オフ
時間が一般のダイオードに比べ短いので、このダ
イオードを用いれば周波数特性の良好な回路ある
いは応答速度の速い回路を構成することができ
る。
導体基板に重金属例えば金を拡散して少数キヤリ
アの蓄積を少くし、ターン・オフ時間を短くする
ことが行なわれているが、ターン・オフ時間は短
くなるが、これと同時に電流増幅率hFE等が低下
する欠点があり、いまだ充分な成果は得られてい
ない。他方、Ｐ形あるいはＮ形の半導体基板にス
パツタリング又は蒸着によつて金属を接合させる
と、両者間の仕事函数の差によつて障壁（バリ
ア）が発生し、整流特性をもつことが知られてい
る。この整流特性をもつ素子はシヨツトキーバリ
アダイオードとか、シヨツトキーダイオードと呼
ばれ、金属の選択および接合面積の形成を適切な
ものにすればＰ形およびＮ形半導体の接合による
PN接合ダイオードよりも理想的な整流特性が得
られる。このシヨツトキーバリアダイオードは、
順方向バイアス状態ではその順方向電圧降下は、
PN接合ダイオードが約0.7Vであるのに対し、0.2
〜0.5V程度（金属の種類により異なるがアルミ
ニユームの場合は約0.3V）と低く、かつ多数キ
ヤリアのみが動作に寄与するため、少数キヤリア
の蓄積がほとんど起らない特徴をもつている。こ
のシヨツトキーバリアダイオードはターン・オフ
時間が一般のダイオードに比べ短いので、このダ
イオードを用いれば周波数特性の良好な回路ある
いは応答速度の速い回路を構成することができ
る。
第１図は上記シヨツトキーバリアダイオードの
一例の断面図で、図中１０はＮ形シリコン基板、
１１はアルミニユーム電極でＮ形シリコン基板１
０上に蒸着接合されている。１４は酸化シリコン
膜で、シヨツトキーバリアはＮ形シリコン基板１
０とアルミニユーム電極１１の接合面において形
成されている。１３は硼素等のＰ形伝導性不純物
をリング状に選択拡散し、シヨツトキーバリア部
の周囲をリング状に囲んだＰ形拡散層で、ガード
リングと呼ばれるもので、シヨツトキーバリア部
周囲に電界が集中することにより起るエツジエフ
エクトのための逆耐圧の低下を防止し、特性の安
定化を計るための方法として設けるものである。
尚、図中１３はカソード電極のオーミツクコンタ
クトを得るための高不純物濃度のＮ形拡散層であ
る。
一例の断面図で、図中１０はＮ形シリコン基板、
１１はアルミニユーム電極でＮ形シリコン基板１
０上に蒸着接合されている。１４は酸化シリコン
膜で、シヨツトキーバリアはＮ形シリコン基板１
０とアルミニユーム電極１１の接合面において形
成されている。１３は硼素等のＰ形伝導性不純物
をリング状に選択拡散し、シヨツトキーバリア部
の周囲をリング状に囲んだＰ形拡散層で、ガード
リングと呼ばれるもので、シヨツトキーバリア部
周囲に電界が集中することにより起るエツジエフ
エクトのための逆耐圧の低下を防止し、特性の安
定化を計るための方法として設けるものである。
尚、図中１３はカソード電極のオーミツクコンタ
クトを得るための高不純物濃度のＮ形拡散層であ
る。
第２図はシヨツトキーバリアダイオードとトラ
ンジスタとを組合せた回路で、前記した如きトラ
ンジスタの飽和制御の一方法であり、金拡散方法
と同様に従来から知られている方法である。
ンジスタとを組合せた回路で、前記した如きトラ
ンジスタの飽和制御の一方法であり、金拡散方法
と同様に従来から知られている方法である。
この回路は図示も如く、シヨツトキーバリアダ
イオードＤをNPNトランジスタTrのコレクタＣ
とベースＢとの間に接続し、コレクタ・ベース接
合（PN接合）を低い電圧でクランプさせたもの
で、このコレクタ・ベース接合においては少数キ
ヤリアの蓄積がなくなる。また、シヨツトキーバ
リアダイオードＤは電流が流れてもそれは多数キ
ヤリアの移動によるものであり、少数キヤリアの
蓄積はほとんどない。従つて第２図図示の如き回
路構成にすれば、ターン・オフ時間の短い、高速
スイツチング動作のトランジスタが得られる。
イオードＤをNPNトランジスタTrのコレクタＣ
とベースＢとの間に接続し、コレクタ・ベース接
合（PN接合）を低い電圧でクランプさせたもの
で、このコレクタ・ベース接合においては少数キ
ヤリアの蓄積がなくなる。また、シヨツトキーバ
リアダイオードＤは電流が流れてもそれは多数キ
ヤリアの移動によるものであり、少数キヤリアの
蓄積はほとんどない。従つて第２図図示の如き回
路構成にすれば、ターン・オフ時間の短い、高速
スイツチング動作のトランジスタが得られる。
第３図および第４図は第２図図示回路を半導体
基板に構成したときの平面図および断面図を示
し、第３図においては第４図の電極（金属配線
層）を理解を容易にするため便宜的に取り除いて
ある。（以下の実施例においても同様とする。） 第３図および第４図において、２０はＮ形シリ
コン基板、２１はＰ形拡散層、２２，２３は高不
純物濃度のＮ形拡散層、２４は酸化シリコン膜、
２５ｂ，２５ｃ，２５ｅはアルミニユーム配線
層、２６ｂ，２６ｃ，２６ｅはアルミニユーム配
線層２５ｂ，２５ｃ，２５ｅと半導体層との接触
外径（酸化シリコン膜２４の窓明）位置を示す。
NPNトランジスタはＮ形シリコン基板２０への
高濃度のＮ形拡散層２２からコレクタＣを取出
し、Ｐ形拡散層２１からベースＢを、Ｎ形拡散層
２３からエミツタＥを取出すことにより、Ｎ形拡
散層２３、Ｐ形拡散層２１、Ｎ形シリコン基板２
０をそれぞれエミツタ領域、ベース領域、コレク
タ領域として構成されている。シヨツトキーバリ
アダイオードは上記NPNトランジスタのコレク
タ領域であるＮ形シリコン基板２０とアルミニユ
ーム配線層２５ｂとの接合面により形成され、Ｎ
形シリコン基板２０がカソード、アルミニユーム
配線層２５ｂがアノードとなつており、アルミニ
ユーム配線層２５ｂはNPNトランジスタのベー
ス電極をも兼ねている。そしてこれらシヨツトキ
ーバリアダイオードのカソードおよびアノードは
図から明らかなようにＮ形シリコン基板２０内に
おいて、NPNトランジスタのコレクタＣおよび
ベースＢに共通接続されている。更に、このシヨ
ツトキーバリアダイオードのシヨツトキーバリア
部周囲はＰ形拡散層２１によりリング状に囲まれ
ており、このリング状に囲んだ部分のＰ形拡散層
２１が先に説明した特性を安定化（逆耐圧の向
上）させるためのガードリングを形成している。
基板に構成したときの平面図および断面図を示
し、第３図においては第４図の電極（金属配線
層）を理解を容易にするため便宜的に取り除いて
ある。（以下の実施例においても同様とする。） 第３図および第４図において、２０はＮ形シリ
コン基板、２１はＰ形拡散層、２２，２３は高不
純物濃度のＮ形拡散層、２４は酸化シリコン膜、
２５ｂ，２５ｃ，２５ｅはアルミニユーム配線
層、２６ｂ，２６ｃ，２６ｅはアルミニユーム配
線層２５ｂ，２５ｃ，２５ｅと半導体層との接触
外径（酸化シリコン膜２４の窓明）位置を示す。
NPNトランジスタはＮ形シリコン基板２０への
高濃度のＮ形拡散層２２からコレクタＣを取出
し、Ｐ形拡散層２１からベースＢを、Ｎ形拡散層
２３からエミツタＥを取出すことにより、Ｎ形拡
散層２３、Ｐ形拡散層２１、Ｎ形シリコン基板２
０をそれぞれエミツタ領域、ベース領域、コレク
タ領域として構成されている。シヨツトキーバリ
アダイオードは上記NPNトランジスタのコレク
タ領域であるＮ形シリコン基板２０とアルミニユ
ーム配線層２５ｂとの接合面により形成され、Ｎ
形シリコン基板２０がカソード、アルミニユーム
配線層２５ｂがアノードとなつており、アルミニ
ユーム配線層２５ｂはNPNトランジスタのベー
ス電極をも兼ねている。そしてこれらシヨツトキ
ーバリアダイオードのカソードおよびアノードは
図から明らかなようにＮ形シリコン基板２０内に
おいて、NPNトランジスタのコレクタＣおよび
ベースＢに共通接続されている。更に、このシヨ
ツトキーバリアダイオードのシヨツトキーバリア
部周囲はＰ形拡散層２１によりリング状に囲まれ
ており、このリング状に囲んだ部分のＰ形拡散層
２１が先に説明した特性を安定化（逆耐圧の向
上）させるためのガードリングを形成している。
尚、シヨツトキーバリアダイオードを形成する
アルミニユーム配線層２５ｂをNPNトランジス
タのベース電極としても兼用するのは集積度を上
げるためである。
アルミニユーム配線層２５ｂをNPNトランジス
タのベース電極としても兼用するのは集積度を上
げるためである。
しかし乍ら、第２図に示す如き回路構成を高耐
圧プロセスを用いて形成しようとすると、耐圧向
上のためにＮ形シリコン基板の不純物濃度を下げ
るとともに、この基板内に形成されるＰ形拡散層
はその拡散深さを深くする必要がある。これは拡
散を深くすることによりＰ形拡散層のエツジ部に
おける曲率半径を大きくすることが耐圧向上の手
段となるからである。
圧プロセスを用いて形成しようとすると、耐圧向
上のためにＮ形シリコン基板の不純物濃度を下げ
るとともに、この基板内に形成されるＰ形拡散層
はその拡散深さを深くする必要がある。これは拡
散を深くすることによりＰ形拡散層のエツジ部に
おける曲率半径を大きくすることが耐圧向上の手
段となるからである。
例えば耐圧200V程度のスイツチング素子を考
えると、そのＰ形拡散層の深さは12〜15μ必要と
し、第３図および第４図図示の通常のトランジス
タのＰ形拡散層の深さd1が３μ程度であるのに対
し約４〜５倍の深さを必要とする。
えると、そのＰ形拡散層の深さは12〜15μ必要と
し、第３図および第４図図示の通常のトランジス
タのＰ形拡散層の深さd1が３μ程度であるのに対
し約４〜５倍の深さを必要とする。
そこで、高耐圧を必要とする半導体素子は高耐
圧プロセスにより形成される。第５図は第３図お
よび第４図図示の半導体集積回路をそのＰ形拡散
層の深さd2を第４図のＰ形拡散層の深さd1の２倍
としたときの断面図である。（先に説明した如く
実際には４〜５倍の深さにする必要があるが理解
を容易にするため便宜的に２倍の例で説明す
る。）第４図と第５図を比較すると明らかな如
く、Ｐ形拡散層２１はその深さd2をd1の２倍の深
さにすると、ガードリングの幅は第４図のw1か
ら第５図のw2の如く狭くなる。これは通常拡散
は深さ方向が１とすると横方向に0.7〜0.8広がる
（拡散する）ためである。
圧プロセスにより形成される。第５図は第３図お
よび第４図図示の半導体集積回路をそのＰ形拡散
層の深さd2を第４図のＰ形拡散層の深さd1の２倍
としたときの断面図である。（先に説明した如く
実際には４〜５倍の深さにする必要があるが理解
を容易にするため便宜的に２倍の例で説明す
る。）第４図と第５図を比較すると明らかな如
く、Ｐ形拡散層２１はその深さd2をd1の２倍の深
さにすると、ガードリングの幅は第４図のw1か
ら第５図のw2の如く狭くなる。これは通常拡散
は深さ方向が１とすると横方向に0.7〜0.8広がる
（拡散する）ためである。
この結果、シヨツトキーバリアダイオードを形
成するＮ形シリコン基板２０とアルミニユーム配
線層２５ｂとの接合面の面積が小さくなつてしま
う。この接合面積は先にも説明した如く順方向電
圧降下と比例している。従つて電圧降下の小さい
シヨツトキーバリアダイオードを組込んだ第２図
に示すようなターン・オフ時間の短い半導体集積
回路を構成しようとすると、そのシヨツトキーバ
リアを形成する接合面の面積は第４図図示のそれ
を同じ面積（広さ）を必要とし、第５図における
ガードリングの幅w2は第４図のガードリングの
幅w1と等しくする必要がある。
成するＮ形シリコン基板２０とアルミニユーム配
線層２５ｂとの接合面の面積が小さくなつてしま
う。この接合面積は先にも説明した如く順方向電
圧降下と比例している。従つて電圧降下の小さい
シヨツトキーバリアダイオードを組込んだ第２図
に示すようなターン・オフ時間の短い半導体集積
回路を構成しようとすると、そのシヨツトキーバ
リアを形成する接合面の面積は第４図図示のそれ
を同じ面積（広さ）を必要とし、第５図における
ガードリングの幅w2は第４図のガードリングの
幅w1と等しくする必要がある。
このため、このようにして形成したガードリン
グを有する電圧降下の小さいシヨツトキーバリア
ダイオードを高耐圧の半導体素子に組込んだ半導
体集積回路は、その基板は大面積を必要とし、集
積度を上げることが出来ない。
グを有する電圧降下の小さいシヨツトキーバリア
ダイオードを高耐圧の半導体素子に組込んだ半導
体集積回路は、その基板は大面積を必要とし、集
積度を上げることが出来ない。
本発明はこのような欠点を改善したもので、深
い拡散処理を有する高耐圧プロセスで形成しても
大面積を必要としない電圧降下の小さいシヨツト
キーバリアダイオードを組込んだターン・オフ時
間の短い半導体集積回路を提供するものである。
い拡散処理を有する高耐圧プロセスで形成しても
大面積を必要としない電圧降下の小さいシヨツト
キーバリアダイオードを組込んだターン・オフ時
間の短い半導体集積回路を提供するものである。
本発明は高耐圧プロセスによつて、低不純物濃
度の拡散層と、この低不純物濃度の拡散層の深さ
より浅い高不純物濃度の拡散層とを両者は半導体
基板内においてその一部が結合するよう形成し、
低不純物濃度の拡散層は高耐圧半導体素子の一つ
の構成層として用い、高不純物濃度の拡散層は上
記不純物濃度の拡散層の電極のためのオーミツク
コンタクト用およびシヨツトキーバリアダイオー
ドのガードリング用として兼用した半導体集積回
路であり、最小の面積増加で高耐圧半導体素子に
シヨツトキーバリアダイオードを組込んだ集積度
の高い、ターンオフ時間の短い半導体集積回路で
ある。
度の拡散層と、この低不純物濃度の拡散層の深さ
より浅い高不純物濃度の拡散層とを両者は半導体
基板内においてその一部が結合するよう形成し、
低不純物濃度の拡散層は高耐圧半導体素子の一つ
の構成層として用い、高不純物濃度の拡散層は上
記不純物濃度の拡散層の電極のためのオーミツク
コンタクト用およびシヨツトキーバリアダイオー
ドのガードリング用として兼用した半導体集積回
路であり、最小の面積増加で高耐圧半導体素子に
シヨツトキーバリアダイオードを組込んだ集積度
の高い、ターンオフ時間の短い半導体集積回路で
ある。
以下本発明を図面を用いて詳細に説明する。第
６図および第７図は本発明による半導体集積回路
の第１の実施例の平面図および断面図で、第６図
においては第７図の電極部分は取除いてある。図
において、４０はＮ形シリコン基板、４１は低不
純物濃度のＰ形拡散層、４２，４３は高不純物濃
度のＰ形拡散層、４４は酸化シリコン膜、４５
ｂ，４５ｃ，４５ｅはアルミニユーム配線層であ
る。４６ｂ，４６ｃ，４６ｅはアルミニユーム配
線層４５ｂ，４５ｃ，４５ｅと半導体層との接触
外径位置を示し、４７は高不純物濃度のＰ形拡散
層で、この拡散層はＮ形シリコン基板４０とアル
ミニユーム配線層４５ｂとの接合部の周囲にリン
グ状に選択拡散されている。この第６図および第
７図図示の半導体集積回路は第２図図示回路を高
耐圧プロセスで形成したもので、耐圧を高めるた
めにＮ形シリコン基板２０の不純物濃度は通常の
低耐圧半導体素子の基板のそれに比較してかなり
低い。（耐圧は１桁高めるには不純物濃度を約１
桁下げる必要が有る。）第２図のNPNトランジス
タTrに相当するNPNトランジスタはＮ形シリコ
ン基板への高濃度のＮ形拡散層４２からコレクタ
端子Ｃを取り出し、Ｐ形拡散層４１からベース端
子Ｂを、Ｎ形拡散層４３からエミツタ端子Ｅを取
り出し、Ｎ形拡散層４３、Ｐ形拡散層４１および
Ｎ形シリコン基板４０をそれぞれエミツタ領域、
ベース領域およびコレクタ領域として構成されて
いる。尚、ベース領域を形成するＰ形拡散層４１
は高耐圧を得るためにその拡散深さを深くしてあ
るため表面の不純物濃度が低く、このためベース
端子Ｂはオーミツクコンタクトを確保するため高
不純物濃度のＰ形拡散層４７を形成した後、アル
ミニユーム配線層４５ｂを経て取り出している。
又、Ｎ形拡散層４２，４３は同時に形成される。
６図および第７図は本発明による半導体集積回路
の第１の実施例の平面図および断面図で、第６図
においては第７図の電極部分は取除いてある。図
において、４０はＮ形シリコン基板、４１は低不
純物濃度のＰ形拡散層、４２，４３は高不純物濃
度のＰ形拡散層、４４は酸化シリコン膜、４５
ｂ，４５ｃ，４５ｅはアルミニユーム配線層であ
る。４６ｂ，４６ｃ，４６ｅはアルミニユーム配
線層４５ｂ，４５ｃ，４５ｅと半導体層との接触
外径位置を示し、４７は高不純物濃度のＰ形拡散
層で、この拡散層はＮ形シリコン基板４０とアル
ミニユーム配線層４５ｂとの接合部の周囲にリン
グ状に選択拡散されている。この第６図および第
７図図示の半導体集積回路は第２図図示回路を高
耐圧プロセスで形成したもので、耐圧を高めるた
めにＮ形シリコン基板２０の不純物濃度は通常の
低耐圧半導体素子の基板のそれに比較してかなり
低い。（耐圧は１桁高めるには不純物濃度を約１
桁下げる必要が有る。）第２図のNPNトランジス
タTrに相当するNPNトランジスタはＮ形シリコ
ン基板への高濃度のＮ形拡散層４２からコレクタ
端子Ｃを取り出し、Ｐ形拡散層４１からベース端
子Ｂを、Ｎ形拡散層４３からエミツタ端子Ｅを取
り出し、Ｎ形拡散層４３、Ｐ形拡散層４１および
Ｎ形シリコン基板４０をそれぞれエミツタ領域、
ベース領域およびコレクタ領域として構成されて
いる。尚、ベース領域を形成するＰ形拡散層４１
は高耐圧を得るためにその拡散深さを深くしてあ
るため表面の不純物濃度が低く、このためベース
端子Ｂはオーミツクコンタクトを確保するため高
不純物濃度のＰ形拡散層４７を形成した後、アル
ミニユーム配線層４５ｂを経て取り出している。
又、Ｎ形拡散層４２，４３は同時に形成される。
次に、第２図のシヨツトキーバリアダイオード
Ｄに相当するシヨツトキーバリアダイオードはア
ルミニユーム配線層４５ｂとＮ形シリコン基板４
０との接合によりＮ形シリコン基板２０をカソー
ド、アルミニユーム配線層４５ｂをアノードとし
て形成されている。更に、このシヨツトキーバリ
アダイオードは高不純物濃度のリング状のＰ形拡
散層４７により形成されたガードリングを有して
いる。このガードリングを形成するＰ形拡散層４
７はNPNトランジスタのベースコンタクト用の
高不純物濃度のＰ形拡散層を兼用して形成したも
ので、シヨツトキーバリアダイオードのアノー
ド、カソードはＮ形シリコン基板４０の内部にお
いて共通接続されている。
Ｄに相当するシヨツトキーバリアダイオードはア
ルミニユーム配線層４５ｂとＮ形シリコン基板４
０との接合によりＮ形シリコン基板２０をカソー
ド、アルミニユーム配線層４５ｂをアノードとし
て形成されている。更に、このシヨツトキーバリ
アダイオードは高不純物濃度のリング状のＰ形拡
散層４７により形成されたガードリングを有して
いる。このガードリングを形成するＰ形拡散層４
７はNPNトランジスタのベースコンタクト用の
高不純物濃度のＰ形拡散層を兼用して形成したも
ので、シヨツトキーバリアダイオードのアノー
ド、カソードはＮ形シリコン基板４０の内部にお
いて共通接続されている。
このように構成された第６図および第７図図示
の半導体集積回路は、その等価回路は第２図図示
回路と全く同一となり、その動作は第２図図示回
路と同様にNPNトランジスタのベース・コレク
タ接合はシヨツトキーバリアダイオードにより低
い電圧でクランプされるため、このベース・コレ
クタ接合においては少数キヤリアの蓄積がなくな
り、またシヨツトキーバリアダイオード自体は電
流が流れてもそれは多数キヤリアのみの移動であ
るため、ターン・オフ時間は短く高速スイツチン
グ動作が可能である。そして、この実施例に示す
半導体集積回路はトランジスタのベースコンタク
ト用の浅い高不純物濃度のＰ形拡散層４７を用い
てシヨツトキーバリアダイオードのガードリング
を形成することにより、横方向への拡散を抑える
ことができ、最小の面積増加で希望する特性を有
するシヨツトキーバリアダイオードを形成するこ
とができるため、このシヨツトキーバリアダイオ
ードを組込んだ高耐圧プロセスで形成される半導
体集積回路は大面積を必要とせず、集積度を上げ
ることができる。又この実施例による半導体集積
回路は、従来の高耐圧プロセスを変更することな
くそのまま用いて形成できる大きな利点がある。
の半導体集積回路は、その等価回路は第２図図示
回路と全く同一となり、その動作は第２図図示回
路と同様にNPNトランジスタのベース・コレク
タ接合はシヨツトキーバリアダイオードにより低
い電圧でクランプされるため、このベース・コレ
クタ接合においては少数キヤリアの蓄積がなくな
り、またシヨツトキーバリアダイオード自体は電
流が流れてもそれは多数キヤリアのみの移動であ
るため、ターン・オフ時間は短く高速スイツチン
グ動作が可能である。そして、この実施例に示す
半導体集積回路はトランジスタのベースコンタク
ト用の浅い高不純物濃度のＰ形拡散層４７を用い
てシヨツトキーバリアダイオードのガードリング
を形成することにより、横方向への拡散を抑える
ことができ、最小の面積増加で希望する特性を有
するシヨツトキーバリアダイオードを形成するこ
とができるため、このシヨツトキーバリアダイオ
ードを組込んだ高耐圧プロセスで形成される半導
体集積回路は大面積を必要とせず、集積度を上げ
ることができる。又この実施例による半導体集積
回路は、従来の高耐圧プロセスを変更することな
くそのまま用いて形成できる大きな利点がある。
第８図および第９図は本発明による半導体集積
回路の第２の実施例の平面図および断面図で、第
８図においては第９図の電極部は取除いてある。
図において５０は低不純物濃度のＮ形シリコン基
板、５１，５８は低不純物濃度のＰ形拡散層、５
２は高不純物濃度のＮ形拡散層、５７，５９は高
不純物濃度のＰ形拡散層、５４は酸化シリコン
膜、５５ｂ，５５ｃ，５５ｅはアルミニユーム配
線層、５６ｂ，５６ｃ，５６ｅはアルミニユーム
配線層５５ｂ，５５ｃ，５５ｅと半導体層との接
触外径位置を示す。
回路の第２の実施例の平面図および断面図で、第
８図においては第９図の電極部は取除いてある。
図において５０は低不純物濃度のＮ形シリコン基
板、５１，５８は低不純物濃度のＰ形拡散層、５
２は高不純物濃度のＮ形拡散層、５７，５９は高
不純物濃度のＰ形拡散層、５４は酸化シリコン
膜、５５ｂ，５５ｃ，５５ｅはアルミニユーム配
線層、５６ｂ，５６ｃ，５６ｅはアルミニユーム
配線層５５ｂ，５５ｃ，５５ｅと半導体層との接
触外径位置を示す。
この実施例はラテラル形のPNPトランジスタと
シヨツトキーバリアダイオードとを組合せたター
ン・オフ時間の短い、高耐圧の半導体集積回路で
ある。PNPトランジスタは高不純物濃度のＰ形拡
散層５９および５７からアルミニユーム配線層５
５ｅ，５５ｃを経てエミツタ端子Ｅおよびコレク
タ端子Ｃを取出し、高不純物濃度のＮ形拡散層５
２からアルミニユーム配線層５５ｂを経てベース
端子Ｂを取出し、Ｐ形拡散層５８、Ｎ形シリコン
基板５０およびＰ形拡散層５１をそれぞれエミツ
タ領域、ベース領域およびコレクタ領域として構
成されている。
シヨツトキーバリアダイオードとを組合せたター
ン・オフ時間の短い、高耐圧の半導体集積回路で
ある。PNPトランジスタは高不純物濃度のＰ形拡
散層５９および５７からアルミニユーム配線層５
５ｅ，５５ｃを経てエミツタ端子Ｅおよびコレク
タ端子Ｃを取出し、高不純物濃度のＮ形拡散層５
２からアルミニユーム配線層５５ｂを経てベース
端子Ｂを取出し、Ｐ形拡散層５８、Ｎ形シリコン
基板５０およびＰ形拡散層５１をそれぞれエミツ
タ領域、ベース領域およびコレクタ領域として構
成されている。
次に、シヨツトキーバリアダイオードはアルミ
ニユーム配線層５５ｃとＮ形シリコン基板５０と
の接合で形成され、リング状の高不純物濃度のＰ
形拡散層５７により形成されるガードリングを有
している。このガードリングを形成するＰ形拡散
層５７は上記PNPトランジスタのコレクタコンタ
クト用の高不純物濃度のＰ形拡散層５７を兼用し
て形成したものである。シヨツトキーバリアダイ
オードのアノードを形成するアルミニユーム配線
層５５ｃとカソードを形成するＮ形シリコン基板
５０とは基板内部においてPNPトランジスタのコ
レクタおよびベースに共通接続されている。
ニユーム配線層５５ｃとＮ形シリコン基板５０と
の接合で形成され、リング状の高不純物濃度のＰ
形拡散層５７により形成されるガードリングを有
している。このガードリングを形成するＰ形拡散
層５７は上記PNPトランジスタのコレクタコンタ
クト用の高不純物濃度のＰ形拡散層５７を兼用し
て形成したものである。シヨツトキーバリアダイ
オードのアノードを形成するアルミニユーム配線
層５５ｃとカソードを形成するＮ形シリコン基板
５０とは基板内部においてPNPトランジスタのコ
レクタおよびベースに共通接続されている。
従つて、このように構成された第２の実施例の
集積回路も、前記した第６図および第７図図示の
半導体集積回路と同様に、何ら従来の高耐圧プロ
セスを変更することなく、最小の面積で安定した
特性を有するシヨツトキーバリアダイオードを組
込んだターン・オフ時間の短い、高速動作のPNP
トランジスタを得ることができる。
集積回路も、前記した第６図および第７図図示の
半導体集積回路と同様に、何ら従来の高耐圧プロ
セスを変更することなく、最小の面積で安定した
特性を有するシヨツトキーバリアダイオードを組
込んだターン・オフ時間の短い、高速動作のPNP
トランジスタを得ることができる。
第１０図および第１１図は本発明による半導体
集積回路の第３の実施例の平面図および断面図
で、第１０図においては先の実施例同様に電極部
は取除いてある。図において、６０は低不純物濃
度のＮ形シリコン基板、６１，６８は低不純物濃
度のＰ形拡散層、６２，６３は高不純物濃度のＮ
形拡散層、６４は酸化シリコン膜、６５ａ，６５
ｋ，６５g1，６５g2はアルミニユーム配線層、６
６ａ，６６ｋ，６６g1，６６g2はアルミニユーム
配線層６５ａ，６５ｋ，６５g1，６５g2と半導体
層との接触外径位置をそれぞれ示す。６７，６９
は高不純物濃度のＰ形拡散層で、特にＰ形拡散層
６７はＮ形シリコン基板６０とアルミニユーム配
線層６５g1との接合部の周囲にリング状に選択拡
散されている。この実施例はＰ・Ｎ・Ｐ・N4層
構造の２個のゲート端子を有するPNPNスイツチ
とシヨツトキーバリアダイオードとを組合せたタ
ーン・オフ時間の短い高耐圧の半導体集積回路で
ある。PNPNスイツチは、アノード端子Ａは低不
純物濃度のＰ形拡散層６８からオーミツクコンタ
クト用の高不純物濃度のＰ形拡散層６９を経てア
ルミニユーム配線層６５ａから取出し、カソード
端子Ｋは高不純物濃度のＮ形拡散層６３からアル
ミニユーム配線層６５ｋを経て取出し、カソード
ゲート端子GKは低不純物濃度のＰ形拡散層６１
からオーミツクコンタクト用の高不純物濃度のＰ
形拡散層６７を経てアルミニユーム配線層６５g1
から取出し、アノードゲート端子GAは低不純物
濃度のＮ形シリコン基板６０からオーミツクコン
タクト用の高不純物濃度のＮ形拡散層６２を経
て、アルミニユーム配線６５g2から取出し、Ｐ形
拡散層６８、Ｎ形シリコン基板６０、Ｐ形拡散層
７１、Ｎ形拡散層６３をそれぞれアノード領域ア
ノードゲート領域、カソードゲート領域、カソー
ド領域として構成されている。
集積回路の第３の実施例の平面図および断面図
で、第１０図においては先の実施例同様に電極部
は取除いてある。図において、６０は低不純物濃
度のＮ形シリコン基板、６１，６８は低不純物濃
度のＰ形拡散層、６２，６３は高不純物濃度のＮ
形拡散層、６４は酸化シリコン膜、６５ａ，６５
ｋ，６５g1，６５g2はアルミニユーム配線層、６
６ａ，６６ｋ，６６g1，６６g2はアルミニユーム
配線層６５ａ，６５ｋ，６５g1，６５g2と半導体
層との接触外径位置をそれぞれ示す。６７，６９
は高不純物濃度のＰ形拡散層で、特にＰ形拡散層
６７はＮ形シリコン基板６０とアルミニユーム配
線層６５g1との接合部の周囲にリング状に選択拡
散されている。この実施例はＰ・Ｎ・Ｐ・N4層
構造の２個のゲート端子を有するPNPNスイツチ
とシヨツトキーバリアダイオードとを組合せたタ
ーン・オフ時間の短い高耐圧の半導体集積回路で
ある。PNPNスイツチは、アノード端子Ａは低不
純物濃度のＰ形拡散層６８からオーミツクコンタ
クト用の高不純物濃度のＰ形拡散層６９を経てア
ルミニユーム配線層６５ａから取出し、カソード
端子Ｋは高不純物濃度のＮ形拡散層６３からアル
ミニユーム配線層６５ｋを経て取出し、カソード
ゲート端子GKは低不純物濃度のＰ形拡散層６１
からオーミツクコンタクト用の高不純物濃度のＰ
形拡散層６７を経てアルミニユーム配線層６５g1
から取出し、アノードゲート端子GAは低不純物
濃度のＮ形シリコン基板６０からオーミツクコン
タクト用の高不純物濃度のＮ形拡散層６２を経
て、アルミニユーム配線６５g2から取出し、Ｐ形
拡散層６８、Ｎ形シリコン基板６０、Ｐ形拡散層
７１、Ｎ形拡散層６３をそれぞれアノード領域ア
ノードゲート領域、カソードゲート領域、カソー
ド領域として構成されている。
次にシヨツトキーバリアダイオードはアルミニ
ユーム配線層６５g1とＮ形シリコン基板６０との
接合で形成され、リング状の高不純物濃度のＰ形
拡散層６７により形成されるガードリングを有し
ている。このガードリングを形成するＰ形拡散層
６７は先に説明した実施例同様に、上記PNPNス
イツチのカソードゲートコンクタト用の高不純物
濃度のＰ形拡散層６７を兼用して形成したもの
で、シヨツトキーバリアダイオードのアノードを
形成するアルミニユーム配線層６５g1とカソード
を形成するＮ形シリコン基板６０とは基板内部に
おいてPNPNスイツチのカソードゲート領域およ
びアノードゲート領域に共通接続されている。
ユーム配線層６５g1とＮ形シリコン基板６０との
接合で形成され、リング状の高不純物濃度のＰ形
拡散層６７により形成されるガードリングを有し
ている。このガードリングを形成するＰ形拡散層
６７は先に説明した実施例同様に、上記PNPNス
イツチのカソードゲートコンクタト用の高不純物
濃度のＰ形拡散層６７を兼用して形成したもの
で、シヨツトキーバリアダイオードのアノードを
形成するアルミニユーム配線層６５g1とカソード
を形成するＮ形シリコン基板６０とは基板内部に
おいてPNPNスイツチのカソードゲート領域およ
びアノードゲート領域に共通接続されている。
従つて、PNPNスイツチのアノードゲート領域
とカソードゲート領域とのPN接合はシヨツトキ
ーバリアダイオードによりクランプされるため、
このPN接合においては少数キヤリアの蓄積がな
くなる。また、シヨツトキーバリアダイオードは
電流が流れてもそれは多数キヤリアの移動による
ものであり、少数キヤリアの蓄積はほとんどな
い。この結果従来の高耐圧プロセスを変更するこ
となく、そのまま利用して、最小の面積の増加で
安定した特性を有するシヨツトキーバリアダイオ
ードを組込んだ、ターン・オフ時間が非常に短
い、すなわち、高速動作のPNPNスイツチを得る
ことができる。
とカソードゲート領域とのPN接合はシヨツトキ
ーバリアダイオードによりクランプされるため、
このPN接合においては少数キヤリアの蓄積がな
くなる。また、シヨツトキーバリアダイオードは
電流が流れてもそれは多数キヤリアの移動による
ものであり、少数キヤリアの蓄積はほとんどな
い。この結果従来の高耐圧プロセスを変更するこ
となく、そのまま利用して、最小の面積の増加で
安定した特性を有するシヨツトキーバリアダイオ
ードを組込んだ、ターン・オフ時間が非常に短
い、すなわち、高速動作のPNPNスイツチを得る
ことができる。
このように本発明を実施すれば、深い拡散層を
有する高耐圧プロセスにおいて、プロセスを変更
することなく、半導体素子に電圧降下の小さいシ
ヨツトキーバリアダイオードを面積の増加を最小
に抑えて組込むことができる。従つて従来のもの
に比べ非常に集積度の高い、ターン・オフ速度の
速い高性能な高耐圧の半導体集積回路を得ること
ができる。
有する高耐圧プロセスにおいて、プロセスを変更
することなく、半導体素子に電圧降下の小さいシ
ヨツトキーバリアダイオードを面積の増加を最小
に抑えて組込むことができる。従つて従来のもの
に比べ非常に集積度の高い、ターン・オフ速度の
速い高性能な高耐圧の半導体集積回路を得ること
ができる。
第１図はシヨツトキーバリアダイオードの断面
図、第２図はNPNトランジスタの高速化を計つ
た回路図、第３図および第４図は第２図図示回路
を半導体集積回路として実現した平面図および断
面図、第５図は第３図および第４図図示の半導体
集積回路のＰ形拡散層を２倍の深さにした断面
図、第６図および第７図は本発明による半導体集
積回路の第１の実施例の平面図および断面図、第
８図および第９図は本発明による半導体集積回路
の第２の実施例の平面図および断面図、第１０図
および第１１図は本発明による半導体集積回路の
第３の実施例の平面図および断面図を示す。 ４０，５０，６０……Ｎ形シリコン基板、４
１，４７，５１，５７，５８，５９，６１，６
７，６８，６９……Ｐ形拡散層、４２，４３，５
２，６２，６３……Ｎ形拡散層、４４，５４，６
４……酸化シリコン膜、４５ｂ，４５ｃ，４５
ｅ，５５ｂ，５５ｃ，５５ｅ，６６ａ６６ｋ、６
６g1，６６g2……アルミニユーム配線層、d1，d2
……拡散深さ、w1，w2……ガードリングの内
幅。
図、第２図はNPNトランジスタの高速化を計つ
た回路図、第３図および第４図は第２図図示回路
を半導体集積回路として実現した平面図および断
面図、第５図は第３図および第４図図示の半導体
集積回路のＰ形拡散層を２倍の深さにした断面
図、第６図および第７図は本発明による半導体集
積回路の第１の実施例の平面図および断面図、第
８図および第９図は本発明による半導体集積回路
の第２の実施例の平面図および断面図、第１０図
および第１１図は本発明による半導体集積回路の
第３の実施例の平面図および断面図を示す。 ４０，５０，６０……Ｎ形シリコン基板、４
１，４７，５１，５７，５８，５９，６１，６
７，６８，６９……Ｐ形拡散層、４２，４３，５
２，６２，６３……Ｎ形拡散層、４４，５４，６
４……酸化シリコン膜、４５ｂ，４５ｃ，４５
ｅ，５５ｂ，５５ｃ，５５ｅ，６６ａ６６ｋ、６
６g1，６６g2……アルミニユーム配線層、d1，d2
……拡散深さ、w1，w2……ガードリングの内
幅。
Claims (1)
- 【特許請求の範囲】 １ 第１の伝導形を有する半導体基板に高耐圧半
導体素子とシヨツトキーバリアダイオードとを組
込んでなる半導体集積回路において、基板内に少
くとも２種類の基板の伝導形とは逆の第２の伝導
形を有する低不純物濃度の拡散層と、この低不純
物濃度の拡散層の深さより浅い高不純物濃度の拡
散層とを基板内においてその一部が結合するよう
形成し、低不純物濃度の拡散層は高耐圧半導体素
子の一構成層とし、高不純物濃度の拡散層は上記
低不純物濃度の拡散層に対するオーミツクコンタ
クトとし、又シヨツトキーバリアダイオードのガ
ードリングとして用いることを特徴とする半導体
集積回路。 ２ 低不純物濃度の拡散層はトランジスタのベー
ス領域又はコレクタ領域を構成することを特徴と
する特許請求の範囲第１項記載の半導体集積回
路。 ３ 低不純物濃度の拡散層はPNPNスイツチのカ
ソードゲート領域を構成することを特徴とする特
許請求の範囲第１項記載の半導体集積回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3228579A JPS55125663A (en) | 1979-03-22 | 1979-03-22 | Semiconductor integrated circuit |
| FR8006244A FR2452179A1 (fr) | 1979-03-22 | 1980-03-20 | Circuit integre a semi-conducteurs a haut degre d'integration |
| DE19803010986 DE3010986A1 (de) | 1979-03-22 | 1980-03-21 | Integrierte halbleiterschaltung |
| US06/131,931 US4380021A (en) | 1979-03-22 | 1980-03-21 | Semiconductor integrated circuit |
| BE0/199898A BE882373A (fr) | 1979-03-22 | 1980-03-21 | Circuit integre a semi-conducteurs a haut degre d'integration |
| GB8009596A GB2049275B (en) | 1979-03-22 | 1980-03-21 | Integrated circuit with a schottky diode |
| CA348,140A CA1130472A (en) | 1979-03-22 | 1980-03-21 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3228579A JPS55125663A (en) | 1979-03-22 | 1979-03-22 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55125663A JPS55125663A (en) | 1980-09-27 |
| JPS622461B2 true JPS622461B2 (ja) | 1987-01-20 |
Family
ID=12354684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3228579A Granted JPS55125663A (en) | 1979-03-22 | 1979-03-22 | Semiconductor integrated circuit |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4380021A (ja) |
| JP (1) | JPS55125663A (ja) |
| BE (1) | BE882373A (ja) |
| CA (1) | CA1130472A (ja) |
| DE (1) | DE3010986A1 (ja) |
| FR (1) | FR2452179A1 (ja) |
| GB (1) | GB2049275B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01147149U (ja) * | 1988-03-23 | 1989-10-11 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5821866A (ja) * | 1981-07-31 | 1983-02-08 | Toshiba Corp | 半導体装置 |
| US4489341A (en) * | 1982-09-27 | 1984-12-18 | Sprague Electric Company | Merged-transistor switch with extra P-type region |
| JPS60137453U (ja) * | 1984-02-23 | 1985-09-11 | 関西日本電気株式会社 | 半導体装置 |
| US4871686A (en) * | 1988-03-28 | 1989-10-03 | Motorola, Inc. | Integrated Schottky diode and transistor |
| US5982012A (en) * | 1998-01-14 | 1999-11-09 | Foveon, Inc. | Pixel cells and pixel cell arrays having low leakage and improved performance characteristics |
| TW451423B (en) * | 2000-02-01 | 2001-08-21 | Ind Tech Res Inst | Latch-up structure for improving CMOS processing using latch-up ion implantation and the manufacturing method thereof |
| US6657273B2 (en) * | 2001-06-12 | 2003-12-02 | International Rectifirer Corporation | Termination for high voltage schottky diode |
| US7129558B2 (en) | 2002-11-06 | 2006-10-31 | International Rectifier Corporation | Chip-scale schottky device |
| JP2014225483A (ja) | 2011-09-16 | 2014-12-04 | パナソニック株式会社 | 半導体集積回路装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3909837A (en) * | 1968-12-31 | 1975-09-30 | Texas Instruments Inc | High-speed transistor with rectifying contact connected between base and collector |
| US3623925A (en) * | 1969-01-10 | 1971-11-30 | Fairchild Camera Instr Co | Schottky-barrier diode process and devices |
| US3571674A (en) * | 1969-01-10 | 1971-03-23 | Fairchild Camera Instr Co | Fast switching pnp transistor |
| US3623029A (en) * | 1969-12-15 | 1971-11-23 | Ibm | Bistable multiemitter silicon-controlled rectifier storage cell |
| DE2049555A1 (de) * | 1970-10-09 | 1972-04-13 | Licentia Gmbh | Integrierte, in einem gemeinsamen Halbleiterkörper untergebrachte Schaltungsanordnung |
| US3737742A (en) * | 1971-09-30 | 1973-06-05 | Trw Inc | Monolithic bi-polar semiconductor device employing cermet for both schottky barrier and ohmic contact |
| JPS568501B2 (ja) * | 1973-05-12 | 1981-02-24 | ||
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