JPS62252152A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野〕 本発明は、半導体装置および半導体装置の故障予防方法
に関する。

〔従来の技術〕

半導体素子がパッケージに内点される半導体装置として
は、レジンモールドされた半導体装置やプラスチックカ
ードにＩＣチップを埋め込んだＩＣカード等がよく知ら
れている６ 従来のＬＳＩパッケージは、低コスト化を目的としてプ
ラスチック封止パッケージがその大半を占めていた。半
導体素子と封止プラスチックでは線膨張係数が約１桁異
なるために、パッケージの温度が変化するとパッケージ
内に熱応力が発生する。しかし、これまでは半導体素子
の寸法がパッケージ全体の寸法に比較して小さかったた
めに発生する応力も小さく、半導体素子やパッケージそ
のものに悪影響を及ぼすほどではなかった。このため、
これまでは応力に起因した問題はパッケージの信頼性の
向上の点からはほとんど考慮されず。

主としてソフトエラ一対策がその関心の中心であった。

なお、この熱応力の問題については日経エレクトロニク
ス別冊マイクロデバイセズＮα２＋Ｐ８２〜ｐ９２に詳
しく述べられている。

また、プラスチックカードにＩＣ（マイクロプロセッサ
およびメモリ）を埋め込んだＩＣカードは、カードを使
用者が持ち歩くことが多いために思わぬ応力がカードに
加わったり、また非常に高温となる場所や反対に非常に
低温となる場所にカードを、Ｉ！いたために熱応力が発
生することがある。

もちろん、カード使用中においても応力がカードに加わ
ることが考えられる。

〔発明が解決しようとする問題点〕

上記したような半導体素子がパッケージに内蔵される半
導体装置においては、半導体装置に加わる種々の応力に
よって、半導体素子やパッケージが割れたり、あるいは
割れに到らないまでも半導体素子が正常に機能しなくな
るという問題がある。

最近のＬＳＩにおいては、半導体素子の寸法が急速に大
きくなる傾向にあり、モールド用のレジンと半導体素子
との膨張係数の差によって生ずる応力も増大の一途をた
どっている。そして、半導体素子は高集積化、多機能化
が急速に進められており、信頼性に対する要求は極めて
高い、したがって、応力の発生によって生じる不良に対
しても対応することが重要である。もちろん、ＬＳＩを
組込んだＩＣカード等においても、応力の発生による種
々の問題に対する対応が必要なことは言うまでもない。

応力に伴う不良例としては、半導体素子上のＡＩ２配線
やボンディングワイヤの断線などの破壊故障や、素子表
面のパシベーション膜の割れにより水分が侵入しＡＱ１
ｇｉｌ！腺の腐食断線を引き起こしたり、故障に至らな
いまでもシリコン素子のピエゾ抵抗効果による拡散抵抗
値の変動による電気特性変動等、様々な不良が考えられ
る。このように半導体素子の信頼性を考える上では、応
力を無視することができない。

そこで１本発明の目的は、半導体素子の故障に到る前の
状態を早期に把握し、故障を予防することによって信頼
性を高めることのできる半導体装置および半導体装置の
故障予防方法を提供することである。

〔問題点を解決するための手段〕

上記目的は、半導体素子に働く応力を検出する応力検出
部を半導体装置に内蔵させ、この応力検出部の検出値が
所定値以上となった場合に半導体素子の故障を予防する
措置を実行する予防手段を設けたことによって達成され
る。

〔作用〕

半導体装置に応力検出部を内蔵することによって、半導
体素子に加わる応力を正確に認識することができる。そ
して、この応力が予め定められている所定値を越えた場
合には、応力による悪影響が予想されるので、その応力
が加わった状態を軽減するための予防的措置を実行する
。これによって、半導体装置の故障を未然に防止するこ
とかで　　−きる。

〔実施例〕

以下、本発明を具体的な実施例に基づき、詳細に説明す
る。

第１図は、本発明の一実施例を示す図である。

第１図において、半導体素子６は、プラスチック等のパ
ッケージ８に内蔵さねている。この半導体素子６は、例
えばメモリやプロセッサ等のＬＳＩである。この例にお
いて、半導体素子６に加わる応力を検出する応力検出部
１ｏは、半導体素子６に形成される電子回路の一部とし
て、半導体素子６に組込まれている。また、この応力検
出部１０の検出出力を入力し、検出値が予め記憶してい
る所定値を越えたとき、故障を予防するための信号を出
力するプロセッサ５も半導体素子６に形成される電子回
路の一部にして、半導体素子６に組込まれている。半導
体素子６自体がプロセッサの場合には、プロセッサ５を
別に設ける必要はない。

また、プロセッサ５を半導体素子６に組込む必要はなく
、パッケージｉ内に別に独立して設けても良い、半導体
素子６自体も１個である必要はなく、第２図に示すよう
に２以上の素子で構成されていても良い、電源７は、パ
ッケージ８に含まれる半導体装置の諸動作に必要な電力
を供給するものであり、この例ではパッケージ８内に設
けられている。警報音発生部２０は、プロセッサ５の警
報信号出力によって警報音を発するためのものである。

また、表示部３０は、液晶などの表示素子およびその駆
動部で構成され、プロセッサ５の警報を可視的に表示し
たり、＊たは半導体素子の異常状態を可視表示するため
のものである。

さて、第１図に示した応力検出部１０について説明する
。従来、パッケージ内の半導体素子６に加わる各種応力
を正確に検出できるものは知られていない、そこで、本
発明者は、ピエゾ抵抗効果を利用した半導体素子組込型
の応力センサーを開発した。この原理は、次の通りであ
る。ピエゾ抵抗効果とは、結晶に歪が生じるとその比抵
抗が変化するという現象である。シリコンやゲルマニウ
ム等の半導体におけるピエゾ抵抗効果は、２階のテンソ
ルで表わされる比抵抗ρ、歪力テンソル又と４ＷＩのテ
ンソル１を用いて、 と表現される。ここで、λ＝１〜６は三次元のｘＹＺ直
交座標系を想定した際の方向成分ｘｘ。

ｙ’ｌｅ　ＺＺｙ　’／Ｚｅ　ＺＸ＋　Ｘ３’にそれぞ
れ対応する。πμλは、ピエゾ抵抗係数であり、シリコ
ンやゲルマニウムのような立方対称を持つ結晶毎は独立
な成分は３個になる。（１）式から、比抵抗成分の変化
δρμには、独立な６個の歪力成分が寄与することがわ
′かる。一般に、１つの平面内で独立に測定できる比抵
抗成分は３成分（Ｘ−Ｙ平面を仮定するとδρ□、δρ
ＦＦｔ　δρ８．）シかない。したがって１つの平面に
作用している三次元の歪力成分を面内の比抵抗成分の変
化から分離検呂することは不可能である。

しかし、ピエゾ抵抗係数には、半導体結晶内に拡散され
る不純物の種類により値が独立に変化するという特徴が
ある。そこで、１つの半導体結晶面内に２種類の不純物
を拡散させてそれぞれ拡散抵抗層を形成すると、各拡散
抵抗層内で独立した３個の比抵抗変化を測定することが
でき、かつ両拡散層における比抵抗変化は互いに独立し
た関係となる。従って１つの結晶面内で独立した計６個
の比抵抗変化が測定可能となる。平面に作用する独立し
た歪力成分は６個であるから、式（１）を解く事により
歪力成分を分離検出する事が可能になる。なお、センサ
感度に相当するピエゾ抵抗係数はあらかじめ較正してお
く。

第１図に示す応力検出部１０は、この原理を利用して、
シリコン単結晶（１００）結晶面の基板内に作成したも
のである。この例では、Ｐ型拡散抵抗層１を２本、ｎ型
拡散抵抗Ｎ２を２本配置している。各層における抵抗体
は直交しており、Ｐ型拡散抵抗層１とｎ型拡散抵抗層２
とは４５°の角度をなしている。各抵抗層からは電極端
子３３を取出し電気品ｆｉ４によりプロセッサ５に接続
している。各拡散抵抗の動作は、ｎ型拡散抵抗層を＜１
００＞結晶軸方向、Ｐ型拡散抵抗層を＜１１０＞結晶軸
方向と一致させると以下のようになる。結晶面はＸＹ平
面と一致させ、垂直応力成分をσ８゜σｙ、σ２とし、
せん新店力成分をτ８ｙとすると、各応力に対応する比
抵抗変化は、次式となる。

ここで、Ａ−Ｆはピエゾ抵抗係数、δρ１はｎ型拡散抵
抗層の比抵抗変化、δρＰはＰ型拡散抵抗層の比抵抗変
化を示す、なお、シリコンの（１００）結晶面内におけ
る比抵抗変化には他の三次元せん新店力成分のτＦＺｔ
　τ、は寄与しない、Ｐ型拡散抵抗層とｎ型拡散抵抗層
で計４個の独立した比抵抗変化が検出できることから５
式（２）を解く事により三次元の応力成分σ貢、σｙ、
σ２．τツを分離検出できる。この演算は、プロセッサ
５によって実行される。なお、各ピエゾ抵抗係数はあら
かじめ、既知の応力を発生させることにより較正してお
く。

また、シリコンの他の結晶面１例えば（１１１）結晶面
内に拡散抵抗層を形成する場合には、比抵抗変化には三
次元の全応力成分（σＸ、σｙ、σ２゜τ１．τツ２．
τ□）が寄与するため、各ｎ型、Ｐ型拡散抵抗層は少く
とも３本ずつ必要になる。各拡散抵抗暦数は、使用結晶
面により比抵抗変化に寄与する応力成分が異なることか
ら、必要最小限以上配置すればよい。また、ピエゾ抵抗
係数は温度依存性が存在するため、周辺回路には温度補
償回路も内蔵させた方が好ましい、拡散抵抗層の形状は
矩形である必要はない。

次に、第１＠に示したプロセッサ５について説明する。

プロセッサ５は、第３図に示すように、測定回路５１と
、演算回路５２と、記憶回路５３と、入出力回路５４と
で構成される。測定回路５１は、ブリッジ回路を構成し
ておき応力検出部１０の抵抗値変化をブリッジバランス
の変化として測定し、これをディジタル値に変換して演
算回路５２に出力する。演算回路５２は、測定回路で得
られた信号を入力して半導体素子に加わる応力を演算す
ると共に、この応力が記憶回路５３に記憶されている所
定値を越えた場合に故障予防のための信号入出力回路５
４を介して出力し、更に半導・、体製子の診断を行う、
この診断の結果、異常が判′定されれば、異常状態を記
憶回路５３に記憶する。また、この異常状態は、入出力
制御回路５４を介して出力される。記憶回路５４は、演
算回路５２の演算処理に必要なプログラム、データを記
憶している。また、演算結果も記憶する。

次に、第１図に示す実施例の動作を第４図に示すフロー
図によって説明する。半導体装置に発生する応力、特に
半導体素子６に加する応力は、応力検出部１０における
比抵抗変化として表われる。

この比抵抗変化に見合う信号は測定回路５１を介して演
算回路５２に入力される。演算回路５２は、入力信号を
用いて、発生応力を演算する。この処理が第５図のステ
ップＦＩＯである０次に１発生応力の最大値σ、を求め
る（ステップＦ２０）。

次に、ステップＦ３０において、応力の最大値σ。

と記憶回路５３に記憶されている所定値（ここでは、許
容応力σＣ）との大小関係を判定する。なお、この実施
例における許容応力σＣは、次のようにして決定する。

シリコンのような半導体素子の強度は、素子内部の結晶
欠陥の有無で著るしく変化する。このため、素子の強度
として破壊確率何％の強度という定義がなされる。そこ
で、この例では、破壊確率が１％となる強度を許容応力
σＣとした。もちろん、この値は、安全率等を考慮して
適切な値に変更しても良い、ステップＦ３０において、
σ１≧σＣのとき、ステップＦ４０に進む。

逆に、σ、くσＣのとき、ステップＦ６０に進む。

ステップＦ４０では１発生応力σ、がσＣを越えたこと
を外部に伝達する。これは、警告信号を入出力回路５４
を介して、警報音発生部２０に出力し、警報音発生部２
０が警告音を発することで実現できる。また、応力が許
容値以上に発生したことを表示部３０に表示させること
でも実現できる。

ここでは、警報音を発すると共に、故障発生の警告状態
にあることを表示する。ステップＦ４０で上記の処理が
終わると、ステップＦ５０に進み、警告出力有を記憶回
路５３に記Ｍ（記憶）する。

警告は、応力が許容値以下になるまで継続される。

例えば、ＩＣカードの使用者が警告音に気付き、応力を
緩和すると、σ、がσＣより小さくなる。

すると、ステップ６０に進む、ステップ６０では、記憶
回路の警告出力の有無を示すデータをチェックし、警告
出力有かどうかを判定する。警告出力が無の場合には、
ステップＦＩＯに戻る。警報出力有の場合には、ステッ
プＦ７０に進み、ここで半導体素子の診断を行い、異常
の有無をチェックする。異常無の場合には、ステップＦ
８０に進み、記憶回路の警告出力有を示すデータを消去
する。

異常有の場合は、ステップＦ９０に進み、異常の発生お
よびその内容を記憶回路５３に記憶する。

また、これら情報を出力して、表示部３０に表示させる
。更に装置外部への出力端子があり、この端子と外部装
置とが電気的接続がなされている場合、この異常状態を
外部装置に伝達する。

この実施例によれば、応力の発生を極めて正確にしかも
確実に検出することができ、この検出結果に基づき、応
力が許容値以上になっている状態を外部に警告するので
、半導体装置が応力によって故障するのを防止すること
ができる。警告を警告音によって知らしめ、またその警
告内容を表示しているので、ＩＣカードのように手軽に
持ち運ぶことができる半導体装置においても、応力によ
る故障を効果的に防止することができる。更に、警告出
力がなされた場合には、半導体素子が正常に機能するか
どうかを診断し、異常有の場合にはその状態記憶および
表示を行っているので、異常状態にある半導体装置の使
用を防止することが容易である。

なお、素子内の応力感知部は第７図に示したように必ず
しも半導体素子面内中央部に設ける必要はない、第８図
に示したように素子上の端部あるいは対角線上に沿って
複数個配置したり、第９図に示したように素子上の中心
線に沿って複数個配置してもかまねず、他に必要に応じ
て素子面内の応力感知部の配置は特に限定するものでは
ない。

次に、本発明の他の実施例を第５Ａ図、第５Ｂ図、第６
図により説明する。第５Ａ図と第５Ｂ図は、応力検出部
１０を半導体素子６に内蔵し、プ）ｏｆツサ５を同一′
リケージ９内しこ設けたプラスチック封止型の半導体装
置の断面図と内部概略構成図である。プラスチック封止
型の半導体装置では半導体素子６の線膨張係数（シリコ
ンの場合〜３×１０″″６／℃）とリードフレーム１１
の線膨張係数（銅の場合１７　Ｘ　１０−’／’Ｃ）と
封止樹脂の線膨張係数（〜２０　ｘ　１０−”／℃）が
それぞれ異なるため、パッケージ９に温度変化が生じた
場合にパッケージ内に熱応力が発生する。この応力に伴
う素子割れやピエゾ抵抗効果に起因した電気特性の変動
を防止あるいは補償することを目的に応力検出を行う、
熱応力による素子割れの予防はプロセッサ５が応力が所
定値以上となったことを図示しない外部装置に出力し、
これによって外部装置が冷却を行うことなどで実現でき
る。なお、パッケージ内に電源を内蔵させることは辺し
いためプリント基板５０等に搭載された使用状態を対象
とし、パッケージ外部に電源４０を設ける。なお、応力
感知部１０を設ける場所は、半導体素子６が小さい場合
には第７図に示したように素子面内中央部付近に一箇所
膜ければ十分であるが、半導体素子６が大きい場合には
必要に応じて第一の実施例で述べたように複数個配置し
てもかまわない。

半導体素子６が例えばＡ／Ｄ変換器のような素子の場合
には、ピエゾ抵抗効果による拡散抵抗層の抵抗値変化が
ｉｔ電気特性不良ないし誤動作につながるため１発生応
力に応じた特性の補償をプロセッサ５により行う。

この場合には、微小な抵抗値変化が素子の電気特性の分
解能や出力変動に結びつくので応力の検出も詳細に行う
必要がある。このため素子面内の応力分布が検出できる
ように、中央部から対角線上あるいは中心線上等に沿っ
て複数の応力検出部を設けることになる。プロセッサ５
は、演算により応力分布を決定し、発生応力に伴なう各
拡散抵抗の抵抗値変動を打消すように例えばバイアス電
圧を調節したり、抵抗値変化に伴なう出力変化を算出し
て出力側にフィードバックして出力信号の補正を行う、
最も精密な補償を行う場合には調整を必要とする各拡散
抵抗の近傍に応力検出部を設けることになる。この場合
の特性補償としては先に述べたような出力補正の方法と
、各拡散抵抗のピエゾ抵抗効果と逆特性を持つ抵抗層を
電気的に直列に設けて１両者を全体として１つの抵抗と
することにより自動的に抵抗値変動を抑える方法等ロー
は第１図の実施例において第５図を用いて述べたフロー
トはぼ同じであるが、ステップＦ６０の後の動作にステ
ップＦ１００が入る点が異なる。

すなわち１発生応力σ１が許容値σＣより小さい場合、
ステップＦ６０で記憶回路に警告出力有のデータが入っ
ているかどうかを判定する。データが入っていない場合
には半導体素子は電気的に正常状態にあるものと判断し
てステップＦ１００に進み、先に述べたような出力補正
を行った後ステップＦＩＯに戻る。警告出力有のデータ
が入っている場合にはステップＦ７０で素子の電気特性
のチェックを行った後、異常が無ければステップＦ８０
で記憶回路の警告出力有データを消去した後、ステップ
Ｆ１００で出力補正を行いステップＦＩＯに戻る。電気
特性に異常がある場合にはステップＦ９０で記憶回路に
異常発生データを記録し動作を終了する。なお、ステッ
プＦ９０においては異常発生信号をパッケージ外部に出
力し、半導体装置の使用を中止させるなどの方法も同時
に行う。

また、本実施例においては第一の実施例で述べたように
ピエゾ抵抗係数には温度依存性があるため広い温度範囲
にわたって応力の検出を行う目的で応力感知部に温度検
出部を設けるのが好ましい。

温度検出法としては例えば半導体ｐ−ｎ接合部の順方向
電圧の温度依存性を利用することができる。

この場合にはプロセッサ５の測定回路で、温度検出部に
一定電流を流しその電圧を検出することにより温度測定
を行う、この温度データは応力の算出に利用する。なお
、温度検出方法としてはこの他の方法を用いても良い、
また、本実施例で述べた温度検出法は第一の実施例にお
いても使用できる。　　　　一 本実施例では、半導体素子に発生する応力による素子の
破壊や誤動作を予防することができるので装置の信頼性
を向上させることができるという効果がある。また、素
子の電気的特性の補償を行うことができるので、その半
導体装置を使用している機器の安定した運転を実現でき
る。

次に１本発明の他の実施例を、第１０図、第１１図によ
り説明する。第１０図は応力感知部及びプロセッサをパ
ッケージに内蔵させた半導体素子６を搭載したＩＣカー
ドの平面図である０本実施例においては、ＩＣカード内
に同様の機能を持つ半導体素子６を２個内蔵させている
０通常の使用状態ではカード外部との入出力は一方の素
子で行い他方の素子は記憶回路のみ全く同一に動作さｌ
せておく。ただし各素子における応力測定は常時行うも
のとする。各素子における応力測定の動作フローを第１
１図により説明する。ステップＦＩＯで測定回路におい
て各応力感知部の発生応力を測定する。次に、応力感知
部が複数ある場合にはステップＦ２０で発生応力の最大
値σ、を求める。

次にステップＦ３０で演算回路において最大応力σ、と
記憶回路内に設けた許容値σＣの大小関係を判定する。

なお許容値σＣの設定は第一の実施例と同様である。発
生応力σ、がσ。以上の場合にはステップＦ４０にσ、
がσＣより小さい場合にはステップＦ６０に進む、ステ
ップＦ４０では、発生応力が許容値を越えたことを外部
は知らせるため、出力回路から警告信号を発生させる。

警告信号としては例えば音を発生させたり、カード表面
の表示部１２に警告表示を行う、そしてステップＦ５０
で記憶回路内に警告信号出力有をデータとして記録しス
テップＦＩＯに戻る。この場合。

発生応力が許容値σＣより大きい間は連続して警告信号
が出る０発生応力σ、が許容値σＣより小さい場合ある
いは警告信号によりカードの使用者が応力の発生原因を
除去してσ、がσ。より小さくなるとステップＦ６０に
進む。ステップＦ６０では記憶回路に警告出力有のデー
タが入っているか否かを判定する。！告出力有のデータ
が入っていない場合には、半導体素子は正常動作を続け
ているものと判断しステップＦＩＯに戻る。警告出力有
のデータが入っている場合にはステップＦ７０に進み素
子の故障の有無を診断するため電気特性のチェックを行
う。素子特性に異常が無い場合にはステップＦ８０に進
み記憶回路の警告出力有データを消去しステップＦＩＯ
に戻る。素子特性に　。

異常が有る場合にはステップＦ１１０に進む。ステップ
Ｆ１１０では、素子動作を停止し、記憶回路に異常有デ
ータを記録するとともに、カード表示部に異常発生を表
示する。なお、素子動作を停止する場合には、それまで
の記憶情報は保持するものとする１以上の動作フローで
異常が二つの素子で発生した場合にはカードの使用が不
能になるが、一方の素子のみに異常が発生した場合には
カードの使用継続は可能とする。すなわち、二つの素子
のうち入出力を行っていない素子に異常が発生した場合
にはそれまでの使用状態を継続できるし、入出力を行っ
ていた素子に異常が発生した場合には直ちにもう一方の
素子が入出力動作を行い。

カードの機能を保持させる。なお、少なくとも１素子に
異常が発生した場合にはカードを交換するものとし、暫
定的に使用継続を可能とする０本実施例においては、応
力測定から演算処理及びその結果の出力を各素子におい
て独立に行っているが、急激な負荷の発生により素子が
破壊し故障診断を行うことが不可能とケる場合が考えら
れる。そこで、故障論断は二つの素子で発生応力が小さ
い方の素子が行うような相互診断システム構成にしても
かまわない、この場合は出力回路への信号伝達も行うも
のとする。また１本実施例においては記憶回路は２つの
素子で同時に働かせているが１通常入出力を行わない素
子側の記憶回路は必ずしも常時働かせる必要はなく、バ
ックアップ用として使用してもかまわない、この場合、
第１１図のフローにおいてステップＦ３０で発生応力が
許容値を越えた瞬間に記憶データを転送する、あるいは
ステップＦ７０で素子特性異常が発見された瞬間にデー
タを転送する等の方法を用いればよい、また、データの
転送においては、必ずしも全データを転送する必要がな
い場合には、データに重要度ランクをあらかじめつけて
おき、重要度の高いデータから順に転送する等の方法を
用いてもかまわない、また、カード内に配置する同機能
を有する素子は２個以上設けてもかまわない。

本実施例においては、半導体素子に発生する応力を自己
連断することにより、素子の破壊を未然に防止すること
ができるとともに、万一素子の破壊が発生しても記憶デ
ータが保持できるような二重システムを採用しているこ
とから、ＩＣカード装置の信頼性の向上をはかることが
できるという効果がある。

〔発明の効果〕

以上詳細に説明したように本発明によれば、応力の発生
によって半導体装置が故障する前の段階で、その状態を
早期に把握し、その予防的措置をとるので、故障を大幅
に少なくすることができる。

また、このことによって、半導体装置の信頼性を大幅に
向上することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図、＠２
図は半導体装置例を示す図、第３図は第１図におけるプ
ロセッサのブロック構成図、第４図は第１図の実施例に
おける動作フロー図、第５Ａ図および第５Ｂ図は本発明
の他の実施例を示す図、第６図は第５Ａ図および第５Ｂ
図に示す実施例の動作フロー図、第７図〜第９図は半導
体素子上の応力検出部の配置例を示す図、第１０図は本
発明の他の実施例を示す図、第１１図は第１０図の実施
例における動作フロー図である。 ５・・・プロセッサ、６・・・半導体素子、７・・・電
源、８・・・パッケージ、９・・・パッケージ、１０・
・・応力検出部、１１・・・リードフレーム、２０・・
・警報音発生部、３０・・・表示部、４０・・・電源、
５０・・・プリント基板、５１・・・測定回路、５２・
・・演算回路、５３・・・記憶回冨　　１　　図 市　Ｚ　図 第　４　口 不　５　Ａ　図 第　５５図 ９　　ハ０・１γ−リ′（灯４す８旨）■　６　図 石　７　図 不３図 石　ｑ　図 不／ρ図 ？ ／Ｚ　　潰示舒 ３　　へ°ヅクーン゛ 石　１１　図

Claims (1)

1. 【特許請求の範囲】 １、半導体素子がパッケージに内蔵される半導体装置に
   おいて、該半導体素子に働く応力に応じた信号を出力す
   る応力検出部と、該応力検出部の出力を受けて動作する
   予防手段とを前記半導体装置内に組込んだことを特徴と
   する半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
   前記応力検出部を前記半導体素子に組込んだことを特徴
   とする半導体装置。 ３、特許請求の範囲第１項記載の半導体装置において、
   前記予防手段は、前記応力検出部の出力によつて検出し
   た応力が所定値を越えたとき警報を発生するものである
   ことを特徴とする半導体装置。 ４、特許請求の範囲第１項記載の半導体装置において、
   前記予防手段は、プロセッサと、該プロセッサの出力に
   より警報を発生する警報ユニットとで構成したことを特
   徴とする半導体装置。 ５、特許請求の範囲第４項記載の半導体装置において、
   前記警報ユニットは、可聴警告を行うもの、可視警告を
   行うもの、あるいはそれらの組合せであることを特徴と
   する半導体装置。 ６、特許請求の範囲第４項記載の半導体装置において、
   前記プロセッサは、前記検出された応力が所定値を越え
   た場合に前記警報ユニットを駆動させる機能と、前記半
   導体素子の診断を行う機能と、該診断の結果異常がある
   場合にその異常状態を記録または出力する機能とを備え
   ていることを特徴とする半導体装置。 ７、特許請求の範囲第４項ないし第６項のいずれかの半
   導体装置において、前記プロセッサを前記半導体素子に
   組込んだことを特徴とする半導体装置。 ８、半導体素子がパッケージに内蔵される半導体装置に
   おいて、該半導体素子を同一パッケージ内に複数個設け
   、該各半導体素子に働く応力に応じた信号を出力する応
   力検出部を該各半導体素子の夫々に組込むと共に、該各
   応力検出部の検出出力が所定値を越えた場合に予防信号
   を出力する予防手段を前記パッケージ内に設けたことを
   特徴とする半導体装置。 ９、特許請求の範囲第８項記載の半導体装置において、
   前記予防手段は、プロセッサと、該プロセッサの出力に
   より警報を発生する警報ユニットとで構成したことを特
   徴とする半導体装置。 １０、特許請求の範囲第９項記載の半導体装置において
   、前記プロセッサは前記半導体素子の少なくともいずれ
   かに組込まれていることを特徴とする半導体装置。 １１、半導体素子をパッケージに内蔵する半導体装置の
   破壊予防方法において、該半導体素子に形成されている
   応力検出部の出力を同一パッケージ内に設けられたプロ
   セッサに入力し、該プロセッサにおいて該応力の検出値
   が予め記憶されている所定値を越えている場合には破壊
   予防のための信号を出力することを特徴とする半導体装
   置の故障予防方法。 １２、特許請求の範囲第１１項記載の故障予防方法にお
   いて、前記破壊予防のための信号を出力した場合には前
   記半導体素子を診断するプログラムを実行し、該実行の
   結果異常が判断された場合には異常状態を記憶または出
   力することを特徴とする半導体装置の故障予防方法。