JPS6225331A - オペランド実効アドレス作成方式 - Google Patents
オペランド実効アドレス作成方式Info
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- JPS6225331A JPS6225331A JP16445585A JP16445585A JPS6225331A JP S6225331 A JPS6225331 A JP S6225331A JP 16445585 A JP16445585 A JP 16445585A JP 16445585 A JP16445585 A JP 16445585A JP S6225331 A JPS6225331 A JP S6225331A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
命令の形式内に複数個のオペランドアドレス作成情報を
含み、それらに基づいてオペランド実効アドレスを作成
するデータ処理装置において、例えば、２つの命令のペ
ースレジスタ指定部分、インデックスレジスタ指定部分
、及びディスプレイスメント指定部分が一致することを
検出する手段を設けることにより、該検出手段から一致
出力が得られた時、後の命令のオペランド実効アドレス
作成サイクル（ＯＡザイクル）を削除するようにしたも
のである。
含み、それらに基づいてオペランド実効アドレスを作成
するデータ処理装置において、例えば、２つの命令のペ
ースレジスタ指定部分、インデックスレジスタ指定部分
、及びディスプレイスメント指定部分が一致することを
検出する手段を設けることにより、該検出手段から一致
出力が得られた時、後の命令のオペランド実効アドレス
作成サイクル（ＯＡザイクル）を削除するようにしたも
のである。
本発明は命令の形式内に複数個のオペランドアドレス作
成情報を含み、それらに基づいてオペランド実効アトＩ
／スを作成するデータ処理装置において、余分なオペラ
ンド実効アドレス作成処理を削除するオペランド実効ア
ドレス作成方式に関する。
成情報を含み、それらに基づいてオペランド実効アトＩ
／スを作成するデータ処理装置において、余分なオペラ
ンド実効アドレス作成処理を削除するオペランド実効ア
ドレス作成方式に関する。
最近の科学技術計算３例えば、原子力、航空機等の分野
においては、構造解析、流体解析等で、内積計算（即ち
、マトリックス計算）を行うことが多い。
においては、構造解析、流体解析等で、内積計算（即ち
、マトリックス計算）を行うことが多い。
この内債計算においては、マトリックスを構成する多数
のデータの組について、該データの組が無くなる迄、同
じ計算（即ち、特定のプログラムループの実行）の繰り
返しとなる為、ここでの１ループ当たりの計算速度が、
全体の処理能力に大きく影響することが指摘されるよう
になってきた。
のデータの組について、該データの組が無くなる迄、同
じ計算（即ち、特定のプログラムループの実行）の繰り
返しとなる為、ここでの１ループ当たりの計算速度が、
全体の処理能力に大きく影響することが指摘されるよう
になってきた。
然して、この内積計算においては、上記１つのプログラ
ムループの中で、同じオペランド実効アドレスの計算を
複数回行うことを繰り返す処理形態をとる為、後の命令
では無駄なオペランド実効アドレス計算を行うことにな
ると云う、その演算形態の特徴に着目して、該余分なオ
ペランド実効アドレス計算を削除して、該内積計算を効
果的に処理するオペランドアドレス作成方式が待たれて
いた。
ムループの中で、同じオペランド実効アドレスの計算を
複数回行うことを繰り返す処理形態をとる為、後の命令
では無駄なオペランド実効アドレス計算を行うことにな
ると云う、その演算形態の特徴に着目して、該余分なオ
ペランド実効アドレス計算を削除して、該内積計算を効
果的に処理するオペランドアドレス作成方式が待たれて
いた。
第５図は命令の形式内に複数個のオペランドアドレス作
成情報を含み、それらに基づいてオペランド実効アドレ
スを作成するデータ処理装置の構成を示した図であって
、中央処理装置（以下、ｃｐＵと云う）１は制御線３０
０を使用して、システム制御装置（以下、ＳＣＵと云う
）２と、命令、オペランドデータの授受を行う。
成情報を含み、それらに基づいてオペランド実効アドレ
スを作成するデータ処理装置の構成を示した図であって
、中央処理装置（以下、ｃｐＵと云う）１は制御線３０
０を使用して、システム制御装置（以下、ＳＣＵと云う
）２と、命令、オペランドデータの授受を行う。
第６図は、かかるデータ処理装置での従来の命令の処理
手順の一例を示した図であって、ＩＦ：命令読み出しサ
イクル ■Ｄ：命令デコードサイクル ０＾：オペランド実効アドレス作成サイクルＯＦ：オベ
ランドアクセスサイクル ＥＸ：命令演算処理サイクル ＰＡ：命令後処理サイクル をそれぞれ示している。
手順の一例を示した図であって、ＩＦ：命令読み出しサ
イクル ■Ｄ：命令デコードサイクル ０＾：オペランド実効アドレス作成サイクルＯＦ：オベ
ランドアクセスサイクル ＥＸ：命令演算処理サイクル ＰＡ：命令後処理サイクル をそれぞれ示している。
尚、説明を簡単にする為、命令形式は総てレジスターメ
モリ（ＲＸ型）とし、各処理サイクルは１サイクルで終
了するものとする。
モリ（ＲＸ型）とし、各処理サイクルは１サイクルで終
了するものとする。
第７図は従来の命令バッファレジスタ（ＩＢＲ）の周辺
回路を示した図であり、第８図は従来のオペランド実効
アドレス作成回路の一例を示した図である。
回路を示した図であり、第８図は従来のオペランド実効
アドレス作成回路の一例を示した図である。
以下、第５図、第６図を参照しながら、第７図。
第８図によって、上記各処理サイクルでの従来動作を順
に説明する。
に説明する。
ＩＦす・イクル：
ＣＰＵ １は第７図の命令アドレスレジスタ（ＩＣ）
１２の内容を、ライン３００を通してＳＣＵ ２に送出
する。
１２の内容を、ライン３００を通してＳＣＵ ２に送出
する。
ＳＣＵ ２は命令データを第７図のライン３０１に載せ
てＣＰＵ １に返送する。ＣＰＵ １はライン３０１の
命令データを命令バッファレジスタ （以下、ＩＢＲと
云う）１０にセントする。
てＣＰＵ １に返送する。ＣＰＵ １はライン３０１の
命令データを命令バッファレジスタ （以下、ＩＢＲと
云う）１０にセントする。
ＩＤサイクル：
ＩＢＲ１０のペースレジスタ指定（Ｂ２）部分、及びイ
ンデックスレジスタ指定（×２）部分を、第８図のロー
カルストレージ（以下、ＬＳと云う） １４に送出し、
ペースレジスタ、インデックスレジスタの内容ヲワーク
レジスクＡ １５０．Ｂ １５１にそれぞれ読み出し、
同時にＩＢＲ１０のディスプレイスメント（Ｂ２）部分
もワークレジスタＣ１５２にセットする。
ンデックスレジスタ指定（×２）部分を、第８図のロー
カルストレージ（以下、ＬＳと云う） １４に送出し、
ペースレジスタ、インデックスレジスタの内容ヲワーク
レジスクＡ １５０．Ｂ １５１にそれぞれ読み出し、
同時にＩＢＲ１０のディスプレイスメント（Ｂ２）部分
もワークレジスタＣ１５２にセットする。
この時、」二記Ｂ２．Ｘ２部分が０“の場合には、その
検出回路（ＺＤＴＢ２／ＺＤＴＸ２） １０１の出力信
号を制御回路１９に送出して、ワークレジスタＡ １５
０．Ｂ １５１に零をセットする。
検出回路（ＺＤＴＢ２／ＺＤＴＸ２） １０１の出力信
号を制御回路１９に送出して、ワークレジスタＡ １５
０．Ｂ １５１に零をセットする。
ＯＡザイクル：
ワークレジスタ八１５０．Ｂ １５Ｌ乃びＣ１５２の内
容を加算器（ＡＬＵ） １６で加算し、オペランド実効
アドレスを作成し、演算結果レジスタＺ１６１にセット
する。
容を加算器（ＡＬＵ） １６で加算し、オペランド実効
アドレスを作成し、演算結果レジスタＺ１６１にセット
する。
ＯＦサイクル：
ＣＰＵ ］ は上記演算結果レジスタＺ１６１の内容を
、う・イン３０２を通して５ＣＩＪ２に送出する。
、う・イン３０２を通して５ＣＩＪ２に送出する。
ＳＣＵ ２は若しフェッチアクセスであれば、オペラン
トチ′−夕をライン３０１に載せてＣＰＵ ｌに返送す
る６ＣＰＵ １は該ライン３０１のオペランドデータを
ワークレジスタＢ１５１にセットする。
トチ′−夕をライン３０１に載せてＣＰＵ ｌに返送す
る６ＣＰＵ １は該ライン３０１のオペランドデータを
ワークレジスタＢ１５１にセットする。
又、ＩＢＲ１０のレジスタ（Ｒ１）部分で指定された、
汎用レジスタ（ＧＰＲ） ／浮動小数点レジスタ（ＦＰ
Ｒ）（ＬＳ １４に含まれている）の内容をワークレジ
スタＡ１５０にセットする。
汎用レジスタ（ＧＰＲ） ／浮動小数点レジスタ（ＦＰ
Ｒ）（ＬＳ １４に含まれている）の内容をワークレジ
スタＡ１５０にセットする。
ＥＸサイクル：
ワークレジスタＡ １５０．Ｂ １５１に準備されたオ
ペランドデータを、ＩＢＲ１０の操作部（ＯＰ）の指定
に基づいて処理する。
ペランドデータを、ＩＢＲ１０の操作部（ＯＰ）の指定
に基づいて処理する。
ＲＡサイクル：
上記の処理結果をチェックし、必要ならば命令のリトラ
イ処理を開始させる。
イ処理を開始させる。
そして、通常は、第６図の処理手順で示したように、命
令１，２に関して、それぞれ、上記ＯＡサイクル、ＯＦ
サイクルを実行していた。
令１，２に関して、それぞれ、上記ＯＡサイクル、ＯＦ
サイクルを実行していた。
従って、従来方式においては、上記２つの命令１．２の
ＯＡサイクルでの処理内容が全く同じであっても、特に
該処理内容が同じであることを検出する手段も持ってい
ない為、処理手順を変えることもなく同じ処理を実行す
ることになり、前述の内積計算のように、一つのプログ
ラムループの中に、同じオペランドアドレスの計算を、
複数回（例工ば、２回）繰り返す場合には、後の命令で
のＯＡサイクルが無駄となり、該ループの処理を繰り返
すことの多い内積計算では、該内積計算全体の処理速度
に対する影響が大きくなると云う問題があった。
ＯＡサイクルでの処理内容が全く同じであっても、特に
該処理内容が同じであることを検出する手段も持ってい
ない為、処理手順を変えることもなく同じ処理を実行す
ることになり、前述の内積計算のように、一つのプログ
ラムループの中に、同じオペランドアドレスの計算を、
複数回（例工ば、２回）繰り返す場合には、後の命令で
のＯＡサイクルが無駄となり、該ループの処理を繰り返
すことの多い内積計算では、該内積計算全体の処理速度
に対する影響が大きくなると云う問題があった。
本発明は上記従来の欠点に鑑み、例えば、連続した２つ
の命令において、同じオペランド実効アドレスを作成し
ている場合、後の命令では、前の命令で作成したオペラ
ンド実効アドレスがその個使用できることに着目し、あ
る命令のオペランド実効アドレス作成処理において、該
命令のオペランド実効アドレス作成条件が、前の命令に
おけるオペランド実効アドレス作成条件と同じであるこ
とを検出することにより、余分なオペランド実効アドレ
ス計算サイクル（ＯＡサイクル）を削除する方法を提供
することを目的とするものである。
の命令において、同じオペランド実効アドレスを作成し
ている場合、後の命令では、前の命令で作成したオペラ
ンド実効アドレスがその個使用できることに着目し、あ
る命令のオペランド実効アドレス作成処理において、該
命令のオペランド実効アドレス作成条件が、前の命令に
おけるオペランド実効アドレス作成条件と同じであるこ
とを検出することにより、余分なオペランド実効アドレ
ス計算サイクル（ＯＡサイクル）を削除する方法を提供
することを目的とするものである。
第１図は本発明のオペランドアドレス作成情報−数構出
回路を示した図であり、第２図は本発明のオペランドア
ドレス作成回路を示した図でゐる。
回路を示した図であり、第２図は本発明のオペランドア
ドレス作成回路を示した図でゐる。
本発明においては、以前に作成したオペランド実効アド
レスを保持するオペランドアドレスレジスタ（０＾Ｒ）
１７と、そのアドレス作成情報を保持する先行命令レジ
スタ（ＡＩＲ） １１と、今、オペランド実効アドレス
を作成しようとする命令を保持する命令バッファレジス
タ（ＩＢＲ） １．０と、そのアドレス作成情報部分と
上記先行命令レジスタ（ＡＩＲ） １１の内容とを比較
する手段（Ｃ１〜Ｃ３） １３と、該比較結果に基づい
て、新たにオペランド実効アドレスを作成するか、或い
は以前に作成した上記オペランドアドレスレジスタ（Ｏ
ＡＲ） １７の内容を使用するかを選択する手段１８と
を備えるように構成する。
レスを保持するオペランドアドレスレジスタ（０＾Ｒ）
１７と、そのアドレス作成情報を保持する先行命令レジ
スタ（ＡＩＲ） １１と、今、オペランド実効アドレス
を作成しようとする命令を保持する命令バッファレジス
タ（ＩＢＲ） １．０と、そのアドレス作成情報部分と
上記先行命令レジスタ（ＡＩＲ） １１の内容とを比較
する手段（Ｃ１〜Ｃ３） １３と、該比較結果に基づい
て、新たにオペランド実効アドレスを作成するか、或い
は以前に作成した上記オペランドアドレスレジスタ（Ｏ
ＡＲ） １７の内容を使用するかを選択する手段１８と
を備えるように構成する。
即ち、本発明によれば、命令の形式内に複数個のオペラ
ンドアドレス作成情報を含み、それらに基づいてオペラ
ンド実効アドレスを作成するデータ処理装置において、
例えば、２つの命令のへ一スレジスタ指定部分、インデ
ックスレジスタ指定部分、及びディスプレイスメント指
定部分が一致することを検出する手段を設けることによ
り、該検出手段から一致出力が得られた時、後の命令の
オペランド実効アドレス作成サイクル（ＯＡサイクル）
を削除するようにしたものであるので、例えば、内積計
算のように、２つの命令の間で、同じオペランド実効ア
ドレスを耐算しているプログラムループを複数回操り返
すような処理において、後の命令のＯＡサイクルを削除
でき、該内積計算全体の処理速度を向にさせる効果があ
る。
ンドアドレス作成情報を含み、それらに基づいてオペラ
ンド実効アドレスを作成するデータ処理装置において、
例えば、２つの命令のへ一スレジスタ指定部分、インデ
ックスレジスタ指定部分、及びディスプレイスメント指
定部分が一致することを検出する手段を設けることによ
り、該検出手段から一致出力が得られた時、後の命令の
オペランド実効アドレス作成サイクル（ＯＡサイクル）
を削除するようにしたものであるので、例えば、内積計
算のように、２つの命令の間で、同じオペランド実効ア
ドレスを耐算しているプログラムループを複数回操り返
すような処理において、後の命令のＯＡサイクルを削除
でき、該内積計算全体の処理速度を向にさせる効果があ
る。
以下本発明の実施例を図面によって詳述する。
第３図は本発明のＯＡサイクルバイパス論理の一例を示
した図であり、第４図は本発明を実施した場合の命令実
行手順の一例を示した図である。尚、全図を通して同じ
符号は同じ対象物、及び処理を示している。
した図であり、第４図は本発明を実施した場合の命令実
行手順の一例を示した図である。尚、全図を通して同じ
符号は同じ対象物、及び処理を示している。
以下、第１図、第２図を参照しながら、第３図。
第４図を用いて、本発明のオペランド実効アドレス作成
方式を説明する。
方式を説明する。
本発明を実施しても、通常の命令の処理手順は従来方式
と同じであるので、命令処理手順全体の詳細は省略し、
ここでは、ある命令のオペランド実効アドレス計算が、
該命令より前に実行された命令でのオペランド実効アド
レス計算と同じ場合の動作を中心にして説明する。
と同じであるので、命令処理手順全体の詳細は省略し、
ここでは、ある命令のオペランド実効アドレス計算が、
該命令より前に実行された命令でのオペランド実効アド
レス計算と同じ場合の動作を中心にして説明する。
本発明においては、前述の命令の実行手順で説明した各
処理サイクルの中で、１０サイクル、０＾サイクルでの
処理が異なる。
処理サイクルの中で、１０サイクル、０＾サイクルでの
処理が異なる。
先ず、ある命令１において、前述の各処理サイクルを実
行し、ＯＡサイクルにきた時、本発明においては、ワー
クレジスタＡ １５０．Ｂ １５Ｌ及びＣ１５２の内容
を加算器（ＡＬＵ） １６で加算し、オペランド実効ア
ドレスを作成する。
行し、ＯＡサイクルにきた時、本発明においては、ワー
クレジスタＡ １５０．Ｂ １５Ｌ及びＣ１５２の内容
を加算器（ＡＬＵ） １６で加算し、オペランド実効ア
ドレスを作成する。
該計算結果はＯＡＲ１７にセットすると共に、ＩＢＲｌ
ｏの、前述のＸ２．Ｂ２．及びＤ２部分を先行命令レジ
スタ （以下、ＡＩＲと云う）１１にセットし、ＡＩＲ
有効フラグ（い１１１を１゛にする。
ｏの、前述のＸ２．Ｂ２．及びＤ２部分を先行命令レジ
スタ （以下、ＡＩＲと云う）１１にセットし、ＡＩＲ
有効フラグ（い１１１を１゛にする。
但し、上記ＩＢＲ１０の上記Ｘ２．Ｂ２部分が指定する
汎用レジスタ（ＧＰＲ）の内容を、自命令、又は次の命
令で変更した場合には、当該ＡＩＲ有効フラグ（Ｖ）を
リセットする。
汎用レジスタ（ＧＰＲ）の内容を、自命令、又は次の命
令で変更した場合には、当該ＡＩＲ有効フラグ（Ｖ）を
リセットする。
このようにして、先行する命令１により、ＡｌＲ１１、
及びＯＡＲ１７の内容が確立し、次の命令２を実行する
場合、該命令２の１０サイクルにおいて、第１図で示し
た比較手段（Ｃ１〜Ｃ３） １３から一致出力ＩＢｌ？
（Ｘ２）・ＡＩＲ（Ｘ２） ＩＢＲ（Ｂ２）＝ＡＩＲ（Ｂ２） ＩＢＲ（Ｄ２）＝ＡＩＲ（Ｄ２） が送出され、第３図のＯＡサイクルバイパス論理回路１
８から、“オン゛信号が出力された場合には、命令１で
作成したＯＡＲ１７の内容を、命令２で使用できるので
、該〇へサイクルバイパス信号が制御回路１９に送出さ
れ、該命令２のＯＡサイクルを削除するように動作する
。
及びＯＡＲ１７の内容が確立し、次の命令２を実行する
場合、該命令２の１０サイクルにおいて、第１図で示し
た比較手段（Ｃ１〜Ｃ３） １３から一致出力ＩＢｌ？
（Ｘ２）・ＡＩＲ（Ｘ２） ＩＢＲ（Ｂ２）＝ＡＩＲ（Ｂ２） ＩＢＲ（Ｄ２）＝ＡＩＲ（Ｄ２） が送出され、第３図のＯＡサイクルバイパス論理回路１
８から、“オン゛信号が出力された場合には、命令１で
作成したＯＡＲ１７の内容を、命令２で使用できるので
、該〇へサイクルバイパス信号が制御回路１９に送出さ
れ、該命令２のＯＡサイクルを削除するように動作する
。
従って、この場合の命令２での処理手順は、第４図に示
す通りとなり、その実行時間の減少化をｌネすることが
できる。
す通りとなり、その実行時間の減少化をｌネすることが
できる。
尚、上記の実施例においては、２つの命令１．２でのオ
ペランド実効アドレスの一致検出機構（１１゜１３、１
８）を１組設けた例で示したが、一般に、当該−数構出
機構（１１，１３，１８）を複数組設けて、ある命令で
のＴＤサイクルにおい゛Ｃ２上記一致検出出力が得られ
なかった時、その命令のＯＡサイクルにおいて、該複数
イ固のＡＩＲ１１の、へＩＲ有効フラグ（Ｖ）＝０のＡ
ＩＲ１１に対して、所謂ラウンド・ロビン方式で順次、
当該命令に関するＩＢ＋２１０のＸ２． Ｂ２．及びＤ
２部分をセントし、対応するＡＩＲ有効フラグ（Ｖ）・
１にセットするように構成することにより、当該命令の
前の命令、前の前の命令、或いは、前の前の前の命令等
との間において、ＯＡサイクルバイパス論理回路１８か
ら゛オン°信号が出力された場合、咳命令のＯＡサイク
ルの削除を行うことができ、未発明による命令実行時間
の短縮を、より効果的に図ることができる。
ペランド実効アドレスの一致検出機構（１１゜１３、１
８）を１組設けた例で示したが、一般に、当該−数構出
機構（１１，１３，１８）を複数組設けて、ある命令で
のＴＤサイクルにおい゛Ｃ２上記一致検出出力が得られ
なかった時、その命令のＯＡサイクルにおいて、該複数
イ固のＡＩＲ１１の、へＩＲ有効フラグ（Ｖ）＝０のＡ
ＩＲ１１に対して、所謂ラウンド・ロビン方式で順次、
当該命令に関するＩＢ＋２１０のＸ２． Ｂ２．及びＤ
２部分をセントし、対応するＡＩＲ有効フラグ（Ｖ）・
１にセットするように構成することにより、当該命令の
前の命令、前の前の命令、或いは、前の前の前の命令等
との間において、ＯＡサイクルバイパス論理回路１８か
ら゛オン°信号が出力された場合、咳命令のＯＡサイク
ルの削除を行うことができ、未発明による命令実行時間
の短縮を、より効果的に図ることができる。
このように、本発明においては、ある命令の１０サイク
ルにおいて、該命令より前の命令のＯＡサイクルにおい
て計算したと同じオペランド実効アドレスを、当該命令
のＯＡサイクルで求めるような条件を検出することによ
り、当該命令のＯＡサイクルを削除するようにした所に
特徴がある。
ルにおいて、該命令より前の命令のＯＡサイクルにおい
て計算したと同じオペランド実効アドレスを、当該命令
のＯＡサイクルで求めるような条件を検出することによ
り、当該命令のＯＡサイクルを削除するようにした所に
特徴がある。
以上、詳細に説明したように、本発明のオペランド実効
アドレス作成方式は、命令の形式内に複数個のオペラン
ドアドレス作成情報を含み、それらに基づいてオペラン
ド実効アドレスを作成するデータ処理装置において、例
えば、２つの命令のヘースレジスタ指定部分、インデッ
クスレジスタ指定部分、及びディスプレイスメント指定
部分が一致することを検出する手段を設けることにより
、該検出手段から一致出力が得られた時、後の命令のオ
ペランド実効アドレス作成サイクル（ＯＡサイクル）を
削除するようにしたものであるので、例えば、内積計算
のように、２つの命令の間で、同じオペランド実効アド
レスを計算しているプログラムループを複数回繰り返す
ような処理において、後の命令のＯ＾サイクルを削除で
き、該内積計算全体の処理速度を向上させる効果がある
。
アドレス作成方式は、命令の形式内に複数個のオペラン
ドアドレス作成情報を含み、それらに基づいてオペラン
ド実効アドレスを作成するデータ処理装置において、例
えば、２つの命令のヘースレジスタ指定部分、インデッ
クスレジスタ指定部分、及びディスプレイスメント指定
部分が一致することを検出する手段を設けることにより
、該検出手段から一致出力が得られた時、後の命令のオ
ペランド実効アドレス作成サイクル（ＯＡサイクル）を
削除するようにしたものであるので、例えば、内積計算
のように、２つの命令の間で、同じオペランド実効アド
レスを計算しているプログラムループを複数回繰り返す
ような処理において、後の命令のＯ＾サイクルを削除で
き、該内積計算全体の処理速度を向上させる効果がある
。
第１図は本発明のオペランドアドレス作成情報−数構出
回路を示した図。 第２図は本発明のオペランドアドレス作成回路の一例を
示した図。 第３図は本発明の〇へサイクルバイパス論理の一例を示
した図１ 第４図は本発明を実施した場合の命令実行手順の一例を
示した図。 第５図はデータ処理装置の構成を示した図。 第６図は従来の命令の処理手順の一例を示した図。 第７図は従来の命令バッファレジスタ（ＩＢＲ）の周辺
回路を示した図。 第８図は従来のオペランド実効アドレス作成回路の一例
を示した図。 である。 図面において、 １は中央処理装置（ＣＰＵ）。 ２はシステム制御装置（ＳＣＵ） 。 １０は命令バッファレジスタ（ＩＢＲ）。 １１は先行命令レジスタ（ＡＩＲ）。 １２は命令アドレスカウンタ（ＩＣ）。 １３は比較回路（Ｃ１−Ｃ３）。 １４はローカルストレージ（ＬＳ）。 １５０〜１５２はワークレジスタ（Ａ、Ｂ、Ｃ）。 １７はオペランドアドレスレジスタ（ＯＡＲ）。 １８はＯＡサイクルバイパス論理回路。 ＩＦ、 ＩＤ、ＯＡ、ＯＦ、ＥＸ、ＰＡは命令の各処理
サイクル。 をそれぞれ示す。 茅３ Ｋ −珍１紺咽斗駿２絣喧− ；４−゛快と
回路を示した図。 第２図は本発明のオペランドアドレス作成回路の一例を
示した図。 第３図は本発明の〇へサイクルバイパス論理の一例を示
した図１ 第４図は本発明を実施した場合の命令実行手順の一例を
示した図。 第５図はデータ処理装置の構成を示した図。 第６図は従来の命令の処理手順の一例を示した図。 第７図は従来の命令バッファレジスタ（ＩＢＲ）の周辺
回路を示した図。 第８図は従来のオペランド実効アドレス作成回路の一例
を示した図。 である。 図面において、 １は中央処理装置（ＣＰＵ）。 ２はシステム制御装置（ＳＣＵ） 。 １０は命令バッファレジスタ（ＩＢＲ）。 １１は先行命令レジスタ（ＡＩＲ）。 １２は命令アドレスカウンタ（ＩＣ）。 １３は比較回路（Ｃ１−Ｃ３）。 １４はローカルストレージ（ＬＳ）。 １５０〜１５２はワークレジスタ（Ａ、Ｂ、Ｃ）。 １７はオペランドアドレスレジスタ（ＯＡＲ）。 １８はＯＡサイクルバイパス論理回路。 ＩＦ、 ＩＤ、ＯＡ、ＯＦ、ＥＸ、ＰＡは命令の各処理
サイクル。 をそれぞれ示す。 茅３ Ｋ −珍１紺咽斗駿２絣喧− ；４−゛快と
Claims (2)
- （１）命令の形式内に複数個のオペランドアドレス作成
情報を含み、それらに基づいてオペランド実効アドレス
を作成するデータ処理装置において、以前に作成したオ
ペランド実効アドレスを保持するオペランドアドレスレ
ジスタ（ＯＡＲ）（１７）と、そのアドレス作成情報を
保持する先行命令レジスタ（ＡＩＲ）（１１）と、 今、オペランド実効アドレスを作成しようとする命令を
保持する命令バッファレジスタ（ＩＢＲ）（１０）と、 そのアドレス作成情報部分と、上記先行命令レジスタ（
ＡＩＲ）（１１）の内容とを比較する手段（Ｃ１〜Ｃ３
）（１３）と、 該比較結果に基づいて、新たにオペランド実効アドレス
を作成するか、或いは以前に作成した上記オペランドア
ドレスレジスタ（ＯＡＲ）（１７）の内容を使用するか
を選択する手段（１８）とを備えたことを特徴とするオ
ペランド実効アドレス作成方式。 - （２）上記オペランドアドレスレジスタ（ＯＡＲ）（１
７）と、先行命令レジスタ（ＡＩＲ）（１１）と、比較
手段（Ｃ１〜Ｃ３）（１３）と、上記複数個のオペラン
ドアドレスレジスタ（ＯＡＲ）（１７）の何れかを使用
するか、或いは、新たにオペランド実効アドレスを作成
するかを選択する手段とを、複数個設けたことを特徴と
する特許請求の範囲第１項に記載のオペランド実効アド
レス作成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16445585A JPS6225331A (ja) | 1985-07-25 | 1985-07-25 | オペランド実効アドレス作成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16445585A JPS6225331A (ja) | 1985-07-25 | 1985-07-25 | オペランド実効アドレス作成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6225331A true JPS6225331A (ja) | 1987-02-03 |
Family
ID=15793500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16445585A Pending JPS6225331A (ja) | 1985-07-25 | 1985-07-25 | オペランド実効アドレス作成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6225331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0556584U (ja) * | 1991-12-27 | 1993-07-27 | 日本発条株式会社 | うず巻ばねの復元速度の調整構造 |
-
1985
- 1985-07-25 JP JP16445585A patent/JPS6225331A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0556584U (ja) * | 1991-12-27 | 1993-07-27 | 日本発条株式会社 | うず巻ばねの復元速度の調整構造 |
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