JPS6225445A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6225445A JPS6225445A JP60164602A JP16460285A JPS6225445A JP S6225445 A JPS6225445 A JP S6225445A JP 60164602 A JP60164602 A JP 60164602A JP 16460285 A JP16460285 A JP 16460285A JP S6225445 A JPS6225445 A JP S6225445A
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- integrated circuit
- semiconductor integrated
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/281—Auxiliary members
- H10W72/283—Reinforcing structures, e.g. bump collars
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
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- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野ｊ
この発明は半導体集積回路チップがパッケージ内に収納
され、このパッケージから信号入出力用および電源電位
、基ｔ１！電位供給用の外部端子が取り出される半導体
集積回路装置に関する。
され、このパッケージから信号入出力用および電源電位
、基ｔ１！電位供給用の外部端子が取り出される半導体
集積回路装置に関する。
［発明の技術的背景１
第３図はいわゆるＤＩＲ（デュアル・インライン・パッ
ケージ）型の半導体集積回路装置（以下、ＩＣと称する
）の外観形状を示す一部切欠斜示図である。このＩＣは
、中央部に半導体デツプ１を配胃し、この半導体チップ
１上に形成された図示しないボンデング・パッドとリー
ドフレーム２どをボンディング・ワイア３で相互に接続
し、半導体チップ１を合成樹脂、セラミック等からなる
外囲器４に収納することによりｔＭ成されている。そし
て各種信号の入出力および電源電位や基準電位の供給は
上記リードフレーム２８介してそれぞれ（１われる。
ケージ）型の半導体集積回路装置（以下、ＩＣと称する
）の外観形状を示す一部切欠斜示図である。このＩＣは
、中央部に半導体デツプ１を配胃し、この半導体チップ
１上に形成された図示しないボンデング・パッドとリー
ドフレーム２どをボンディング・ワイア３で相互に接続
し、半導体チップ１を合成樹脂、セラミック等からなる
外囲器４に収納することによりｔＭ成されている。そし
て各種信号の入出力および電源電位や基準電位の供給は
上記リードフレーム２８介してそれぞれ（１われる。
従来、１個の半導体チップでは、基準電位をａむそれぞ
れ一つのレベルの電源電位に対応して一つのリードフレ
ームおよびボンディング・パッドが設けられ、それぞれ
のボンディング・パッドからそのレベルの電位を必要と
する全ての内部回路に供給されている。従って、使用電
位レベルが同じであれば、信号出力用、入力用の区別な
くそれらの内部回路には同一の電源用パッドからの電位
が供給されている。
れ一つのレベルの電源電位に対応して一つのリードフレ
ームおよびボンディング・パッドが設けられ、それぞれ
のボンディング・パッドからそのレベルの電位を必要と
する全ての内部回路に供給されている。従って、使用電
位レベルが同じであれば、信号出力用、入力用の区別な
くそれらの内部回路には同一の電源用パッドからの電位
が供給されている。
［薄日技術の問題点〕
ところで、半導体チップ内に形成され、内部信号を電流
増幅してチップ外部に出力する出力バッファで外部負荷
を駆動する場合、半導体チップ内の電源ラインと外部負
荷との間には電流が流れる。
増幅してチップ外部に出力する出力バッファで外部負荷
を駆動する場合、半導体チップ内の電源ラインと外部負
荷との間には電流が流れる。
このとき、所望の動作速度を得るには、出力バッファを
構成するトランジスタには相応の電流駆動能力が必要と
なる。そして、ＩＣがＭＯ８Ｉ−ランジスタで構成され
たＭＯ３型ＩＣである場合、ＭＯ８Ｉ〜ランジスタの電
流駆動能力を示すソース、ドレイン間電流の絶対１ｉ１
１ｏｓｓ、ＩｏｓＮｓは次式で表わされる。ただし、１
ｏｓｓは飽和領域で動作しているときのものであり、Ｉ
ｏｓｘｓは非飽和領域で動作しているときのらのである
。
構成するトランジスタには相応の電流駆動能力が必要と
なる。そして、ＩＣがＭＯ８Ｉ−ランジスタで構成され
たＭＯ３型ＩＣである場合、ＭＯ８Ｉ〜ランジスタの電
流駆動能力を示すソース、ドレイン間電流の絶対１ｉ１
１ｏｓｓ、ＩｏｓＮｓは次式で表わされる。ただし、１
ｏｓｓは飽和領域で動作しているときのものであり、Ｉ
ｏｓｘｓは非飽和領域で動作しているときのらのである
。
εＯＸμＷ
ＩＤ８８＝第τ（Ｖｏ−ｔｈ）２：ＶｎａＬＶｏｒ’７
ｔｈ・・・１−＝’Ｍ （ＶＧｒ−ｖｔｈ ）ＶｏｆＶ
ｏｓ”Ｉ ：Ｖｐｓ’３’ｏｉｔｈ ・・・２ｏｘＬ 上記１．２式において、ｖｔｈはＭ ＯＳ ｔ−ランジ
スタの閾値電圧の絶対値であり、εＯＸ、ｔｏｘはそれ
ぞれゲート絶縁膜の誘電率および膜厚、μはＭＯＳ ト
ランジスタのキャリアの移動度、Ｗ、ＬはそれぞれＭＯ
Ｓトランジスタのチャネル幅およびチャネル長であり、
さらに、ＶａｓおよびＶｏｓはそれぞれ次式で与えられ
る。
ｔｈ・・・１−＝’Ｍ （ＶＧｒ−ｖｔｈ ）ＶｏｆＶ
ｏｓ”Ｉ ：Ｖｐｓ’３’ｏｉｔｈ ・・・２ｏｘＬ 上記１．２式において、ｖｔｈはＭ ＯＳ ｔ−ランジ
スタの閾値電圧の絶対値であり、εＯＸ、ｔｏｘはそれ
ぞれゲート絶縁膜の誘電率および膜厚、μはＭＯＳ ト
ランジスタのキャリアの移動度、Ｗ、ＬはそれぞれＭＯ
Ｓトランジスタのチャネル幅およびチャネル長であり、
さらに、ＶａｓおよびＶｏｓはそれぞれ次式で与えられ
る。
Ｖａｅ＝ｌＶａ −Ｖｓ ｌ −３Ｖｏｓ＝ｌＶ
ｏ −Ｖｓ ｌ ４ここでｖＧ１■８、Ｖ
ＤはそれぞれＭＯＳトランジスタのゲート、ソースおよ
びドレイン電位である。
ｏ −Ｖｓ ｌ ４ここでｖＧ１■８、Ｖ
ＤはそれぞれＭＯＳトランジスタのゲート、ソースおよ
びドレイン電位である。
上記のように外部負荷を駆動するために出カバソファに
電流が流れると、次の述べるような理由により、電源に
擾乱が発生することがある。
電流が流れると、次の述べるような理由により、電源に
擾乱が発生することがある。
その一つは直流成分による擾乱である。第４図は従来の
半導体集積回路装置におけるＩＣチップと外部との一接
続例を示す等価回路図である。第４図において１０は１
．Ｃチップ本体である。このＩＣデツプ本体１０の周囲
にはアルミニューム（Ａ１）によって構成された電′Ｆ
Ａ電位ＶＤＤ供給用のボンディング・パッド（以下、電
源パッドと称する）１１、アース電位Ｖｓｓ供給用のボ
ンディング・パッド（以下、アースパッドと称する）１
２、信号入力用のボンディング・パッド（以下、入力パ
ッドと称する）１３および信号出力用のボンディング・
パッド（以下、出力パッドと称する）１４が設けられて
いる。またＰチャネルのＭＯＳ Ｉ−ランジスタ１５は
出力バッファを構成するＰチャネルおよびＮチャネルの
ＭＯＳトランジスタからなるＣ Ｍ ＯＳインバータの
Ｐチャネル側のものであり、この場合、このＭＯＳトラ
ンジスタ１５を含む出力バッファはそのゲート入力信号
に応じて、内部電源ライン１６の電源電位ＶＤＤ側のレ
ベルの信号を上記出力パッド１４に出力する。また上記
入力パッド１３はＣＭＯＳインバータで構成された入力
バッファ１７の入力端子に供給されており、この人力バ
ッフ７１７には上記電源パッド１１に供給される電源電
位Ｖｏｏと、アースパッド１２に供給されるアース電位
Ｖｓｓとが供給されている。
半導体集積回路装置におけるＩＣチップと外部との一接
続例を示す等価回路図である。第４図において１０は１
．Ｃチップ本体である。このＩＣデツプ本体１０の周囲
にはアルミニューム（Ａ１）によって構成された電′Ｆ
Ａ電位ＶＤＤ供給用のボンディング・パッド（以下、電
源パッドと称する）１１、アース電位Ｖｓｓ供給用のボ
ンディング・パッド（以下、アースパッドと称する）１
２、信号入力用のボンディング・パッド（以下、入力パ
ッドと称する）１３および信号出力用のボンディング・
パッド（以下、出力パッドと称する）１４が設けられて
いる。またＰチャネルのＭＯＳ Ｉ−ランジスタ１５は
出力バッファを構成するＰチャネルおよびＮチャネルの
ＭＯＳトランジスタからなるＣ Ｍ ＯＳインバータの
Ｐチャネル側のものであり、この場合、このＭＯＳトラ
ンジスタ１５を含む出力バッファはそのゲート入力信号
に応じて、内部電源ライン１６の電源電位ＶＤＤ側のレ
ベルの信号を上記出力パッド１４に出力する。また上記
入力パッド１３はＣＭＯＳインバータで構成された入力
バッファ１７の入力端子に供給されており、この人力バ
ッフ７１７には上記電源パッド１１に供給される電源電
位Ｖｏｏと、アースパッド１２に供給されるアース電位
Ｖｓｓとが供給されている。
上記ｆｆｉ源パッド１１は例えばアルミニューム（Ａ
Ｉ ） 、金（Ａｕ）等からなるボンディング・ワイア
２１により前記リードフレームの一部で構成された電源
ビン２２に接続され、この電源ビン２２にはｖＤＤの電
源２３が接続されている。アースパッド１２はボンディ
ング・ワイア２４により前記リードフレームの一部で構
成されたアースビン２５に接続され、このアースビン２
５は基準電位Ｖｓｓに接続されている。入力パッド１３
はボンディング・ワイア２６により前記リードフレーム
の一部で構成された信号入力ビン２７に接続されている
。さらに、出力パッド１４はボンディング・ワイア２８
により前記リードフレームの一部で構成された信号出力
ビン２９に接続され、この信号出力ビン２９には外部負
荷容ｆｉ３０が接続されている。
Ｉ ） 、金（Ａｕ）等からなるボンディング・ワイア
２１により前記リードフレームの一部で構成された電源
ビン２２に接続され、この電源ビン２２にはｖＤＤの電
源２３が接続されている。アースパッド１２はボンディ
ング・ワイア２４により前記リードフレームの一部で構
成されたアースビン２５に接続され、このアースビン２
５は基準電位Ｖｓｓに接続されている。入力パッド１３
はボンディング・ワイア２６により前記リードフレーム
の一部で構成された信号入力ビン２７に接続されている
。さらに、出力パッド１４はボンディング・ワイア２８
により前記リードフレームの一部で構成された信号出力
ビン２９に接続され、この信号出力ビン２９には外部負
荷容ｆｉ３０が接続されている。
また第４図の等価回路において、抵抗Ｒ１は電源ビン２
２のリードフレームに存在する奇生抵抗であり、抵抗Ｒ
２およびＲ３は上記電源ビン２２に接続された内部電源
ライン１６に存在する寄生抵抗であり、抵抗Ｒ４は信号
出力ビン１４のリードフレームに存在する奇生抵抗であ
る。
２のリードフレームに存在する奇生抵抗であり、抵抗Ｒ
２およびＲ３は上記電源ビン２２に接続された内部電源
ライン１６に存在する寄生抵抗であり、抵抗Ｒ４は信号
出力ビン１４のリードフレームに存在する奇生抵抗であ
る。
第４図に示すように、電源２３から、出力バッファを構
成するＰチャネルＭＯＳトランジスタ１５のソースまで
の経路の途中には上記奇生抵抗Ｒ１ないしＲ３が存在し
ているので、図示するようにＩＤＲの駆ｖＪ電流が流れ
ると、Ｍ ＯＳ ｌ〜ランジスタ１５のソースの電位Ｖ
ｏｏ＋は次式で表わされる値に低下する。
成するＰチャネルＭＯＳトランジスタ１５のソースまで
の経路の途中には上記奇生抵抗Ｒ１ないしＲ３が存在し
ているので、図示するようにＩＤＲの駆ｖＪ電流が流れ
ると、Ｍ ＯＳ ｌ〜ランジスタ１５のソースの電位Ｖ
ｏｏ＋は次式で表わされる値に低下する。
ＶＤＤＩ ＝ＶＤＤ−ＩＤＲ（Ｒ１＋Ｒ２＋Ｒ３）・・
・ ５ しかるに、入力バッファ１７が出力バッフ７と共通の電
源を使用しており、かつ入力バッフ７１７が出カバソフ
ァと近接して配置されていたり、さらには電源パッド１
１からみて出力バッファよりも遠い位置に配置されてい
るような場合、入力バッフ７１７の電源電位ＶＤＤ２は
ＶＤＤＩ とほぼ等しくなる。つまり、ｖｏｓｔ−ラン
ジスタ１５が導通状態にあり、駆動電流ＩＤＲが流れて
いるとき、この人力バッファ１７の実質上の電源電位が
変ｉｌｌする。
・ ５ しかるに、入力バッファ１７が出力バッフ７と共通の電
源を使用しており、かつ入力バッフ７１７が出カバソフ
ァと近接して配置されていたり、さらには電源パッド１
１からみて出力バッファよりも遠い位置に配置されてい
るような場合、入力バッフ７１７の電源電位ＶＤＤ２は
ＶＤＤＩ とほぼ等しくなる。つまり、ｖｏｓｔ−ラン
ジスタ１５が導通状態にあり、駆動電流ＩＤＲが流れて
いるとき、この人力バッファ１７の実質上の電源電位が
変ｉｌｌする。
この第４図の例では出力バッファが外部負荷容量３０を
”Ｌ゛ルベルら’ Ｈ”レベルに充電して駆動する場合
の例であるが、この逆に゛Ｈ゛レベルから°゛ＬＬパレ
ベル部負荷容ｆｉ３０を故旧するような場合にはアース
電位８Ｓに電位変動が生じることになる。この場合の等
価回路が第５図である。第５図おいて抵抗Ｒ５はアース
ビン２５のリードフレームに存在する寄生抵抗であり、
抵抗Ｒ６およびＲ７は上記アースビン２５に接続された
内部アースライン３１に存在する寄生抵抗である。また
ＮチャネルのＭＯＳトランジスタ３２は、前記Ｐチャネ
ルのＭＯＳトランジスタ１５とともに出力バッファ用Ｃ
ＭＯＳインバータを構成するトランジスタである。
”Ｌ゛ルベルら’ Ｈ”レベルに充電して駆動する場合
の例であるが、この逆に゛Ｈ゛レベルから°゛ＬＬパレ
ベル部負荷容ｆｉ３０を故旧するような場合にはアース
電位８Ｓに電位変動が生じることになる。この場合の等
価回路が第５図である。第５図おいて抵抗Ｒ５はアース
ビン２５のリードフレームに存在する寄生抵抗であり、
抵抗Ｒ６およびＲ７は上記アースビン２５に接続された
内部アースライン３１に存在する寄生抵抗である。また
ＮチャネルのＭＯＳトランジスタ３２は、前記Ｐチャネ
ルのＭＯＳトランジスタ１５とともに出力バッファ用Ｃ
ＭＯＳインバータを構成するトランジスタである。
このように、従来のＩＣでは外部負荷３０を駆動するた
めに出力バッファに電流が流れると、電源に直流成分に
よる１′１！乱が発生する場合がある。
めに出力バッファに電流が流れると、電源に直流成分に
よる１′１！乱が発生する場合がある。
さらに二つ目の撹乱は交流成分によるものである。トラ
ンジスタの高速化に伴い、ＩＣのリードフレーム、ポン
ディング・ワイア、内部配線ラインに寄生的に生じてい
る容ｆｆｉ、ｌ−ｉよびインピーダンスの影響が無視で
きなくなってくる。ま°た、ビン数の多いＩｃでは、同
時に多数のトランジスタがスイッチング動作するような
場合も多々ある。このような場合、ＩＣの電源ラインに
流れる瞬時電流はかなり大きな値のものとなる。
ンジスタの高速化に伴い、ＩＣのリードフレーム、ポン
ディング・ワイア、内部配線ラインに寄生的に生じてい
る容ｆｆｉ、ｌ−ｉよびインピーダンスの影響が無視で
きなくなってくる。ま°た、ビン数の多いＩｃでは、同
時に多数のトランジスタがスイッチング動作するような
場合も多々ある。このような場合、ＩＣの電源ラインに
流れる瞬時電流はかなり大きな値のものとなる。
第６図は電源ビンからみたＣ＼へ０８型１Ｇ内部の出力
バッフ７の等価回路図である。第６図において出力バッ
ファ４０はＰチャネルおよびＮチャネルのＭＯＳ ｌ−
ランジスタ１５．３２で構成されている。
バッフ７の等価回路図である。第６図において出力バッ
ファ４０はＰチャネルおよびＮチャネルのＭＯＳ ｌ−
ランジスタ１５．３２で構成されている。
Ｒ１１および１１１はそれぞれ電源ライン１６に存在し
ている寄生の抵抗およびインダクタンス成分であり、ま
たＲ２１およびＬ２１・はそれぞれアースライン３１に
存在している寄生の抵抗およびインダクタンス成分であ
り、Ｃは電源ライン１６とアースライン３１との間に存
在している寄生容量成分、Ｒ３１およびＬ３２はそれぞ
れ出力バッファ４０の出力端子と外部負荷容量３０との
間に存在している寄生の抵抗Ｊ５よびインダクタンス成
分である。
ている寄生の抵抗およびインダクタンス成分であり、ま
たＲ２１およびＬ２１・はそれぞれアースライン３１に
存在している寄生の抵抗およびインダクタンス成分であ
り、Ｃは電源ライン１６とアースライン３１との間に存
在している寄生容量成分、Ｒ３１およびＬ３２はそれぞ
れ出力バッファ４０の出力端子と外部負荷容量３０との
間に存在している寄生の抵抗Ｊ５よびインダクタンス成
分である。
この等価回路において、例えば外部負荷容量３０の一端
の′電位を“Ｈ′ルベルから°°Ｌ′ルベルに下げると
き、すなわち出力バッフ７４０のＮチャネルＭＯＳトラ
ンジスタ３２がオンし、外部ｅＪ ？ｌ？ｉＨ愼３０の
電荷がアース電位Ｖ ｓ ｓに向かって放、ｙ３される
とき、ＮチャネルＭＯＳ ｌ−ランジスタ３２のソース
電位Ｖｓには、ここに流れる電流１により次式に示すよ
うな交流的な゛電位変動が生じる。
の′電位を“Ｈ′ルベルから°°Ｌ′ルベルに下げると
き、すなわち出力バッフ７４０のＮチャネルＭＯＳトラ
ンジスタ３２がオンし、外部ｅＪ ？ｌ？ｉＨ愼３０の
電荷がアース電位Ｖ ｓ ｓに向かって放、ｙ３される
とき、ＮチャネルＭＯＳ ｌ−ランジスタ３２のソース
電位Ｖｓには、ここに流れる電流１により次式に示すよ
うな交流的な゛電位変動が生じる。
〜゛８＝１ぐ、、、Ｈ−Ｌ２．− ・・・ ６ｔ
このため、ＩＣ内部におけるアース占位Ｖ ｓ ｓ ’
は第７図の波形図に示かように変動−ｊる。
は第７図の波形図に示かように変動−ｊる。
ざらに、この変動が前記奇生容けＣを介して電Ｊ！Ｉラ
イン１６側に伝達されるため、ＩＣ内部に、↑５けろ電
源電位ＶＤＤ’ も第７図の波形図に承りよう（こ変８
づる。このようにして交流或９ンの影響によっても電源
に撹乱が生じる。
イン１６側に伝達されるため、ＩＣ内部に、↑５けろ電
源電位ＶＤＤ’ も第７図の波形図に承りよう（こ変８
づる。このようにして交流或９ンの影響によっても電源
に撹乱が生じる。
上記のような直流成分および交流成分による電源撹乱は
、Ｍ ＯＳ Ｉ−ランジスタの電流駆動能力が大きいほ
ど、また、電源ライン１６もしくはアースライン３２に
並列に接続され、同時に動作するトランジスタの数が多
い程大きくなる。このような電位変動が生じるとき、出
力バッファと同じ電源およびアースラインに入力バッフ
ァが接続されていると、内部回路、特にＣＭＯＳインバ
ータの入力特性が悪化するという問題が生じる。
、Ｍ ＯＳ Ｉ−ランジスタの電流駆動能力が大きいほ
ど、また、電源ライン１６もしくはアースライン３２に
並列に接続され、同時に動作するトランジスタの数が多
い程大きくなる。このような電位変動が生じるとき、出
力バッファと同じ電源およびアースラインに入力バッフ
ァが接続されていると、内部回路、特にＣＭＯＳインバ
ータの入力特性が悪化するという問題が生じる。
−例として第８図に示すように、ＰチャネルＭＯ８Ｉ〜
ランジスタ５１およびＮチャネルＭｏＳトランジスタ５
２からなるＣ Ｍ ＯＳインバータ５３の特性悪化につ
いて以下に説明する。このようなインバータ５３の閾値
電圧Ｖｔｈｃは、一般に次式で与えられる。
ランジスタ５１およびＮチャネルＭｏＳトランジスタ５
２からなるＣ Ｍ ＯＳインバータ５３の特性悪化につ
いて以下に説明する。このようなインバータ５３の閾値
電圧Ｖｔｈｃは、一般に次式で与えられる。
ｖＬｈｏ＝Ｖｓｓ＋Ｖｔｈｇ＋ａ（Ｖｎｏ−ｌＶｔ
ｐｌ）１＋α ただし、αミＥＴ＝であり、さらにβ２＝ｔｏｘＬｐ
”かつβ・・＝ユεｏ ：＜ ｔｔ〜＼′Ｐ ｏｘＬｕ である。さらに、Ｗｐ、ＬｐはそれぞれＰチャネルＭｏ
ｓ ｈランジスク５１のチャネル幅、チャネル長であ
り、Ｗｘ、ＬｘはそれぞれＮチャネルＭｏＳトランジス
タ５２のチャネル幅、チャネル長である。ここで、上記
直流成分および交流成分の影響が原因して電源電位■Ｄ
Ｄおよびアース先位Ｖｓｓがそれぞれ、ＶＤＤ＋△Ｖｏ
ｏ、Ｖｓｓ＋ΔＶｓｓに変化したとすると、このときの
インバΔＶｓ針αΔＶＤＤ 、、、 ７−
ｖｔｈｃ± １＋α このような電源電位の変動に基づく回路１）２直電圧の
変動はＩＣの動作マージンを劣化させてしまう。このた
め、ＩＣの設計に際してはこのような電源電位変動に阜
づく回路量値電圧の変動を他力押さえるために、トラン
ジスタの電流駆動能力の最適化等に努力が図られる。と
ころが、ＩＣのＣＪ作速度上の制限等から、その努力は
非常に限定されたものとなっている。
ｐｌ）１＋α ただし、αミＥＴ＝であり、さらにβ２＝ｔｏｘＬｐ
”かつβ・・＝ユεｏ ：＜ ｔｔ〜＼′Ｐ ｏｘＬｕ である。さらに、Ｗｐ、ＬｐはそれぞれＰチャネルＭｏ
ｓ ｈランジスク５１のチャネル幅、チャネル長であ
り、Ｗｘ、ＬｘはそれぞれＮチャネルＭｏＳトランジス
タ５２のチャネル幅、チャネル長である。ここで、上記
直流成分および交流成分の影響が原因して電源電位■Ｄ
Ｄおよびアース先位Ｖｓｓがそれぞれ、ＶＤＤ＋△Ｖｏ
ｏ、Ｖｓｓ＋ΔＶｓｓに変化したとすると、このときの
インバΔＶｓ針αΔＶＤＤ 、、、 ７−
ｖｔｈｃ± １＋α このような電源電位の変動に基づく回路１）２直電圧の
変動はＩＣの動作マージンを劣化させてしまう。このた
め、ＩＣの設計に際してはこのような電源電位変動に阜
づく回路量値電圧の変動を他力押さえるために、トラン
ジスタの電流駆動能力の最適化等に努力が図られる。と
ころが、ＩＣのＣＪ作速度上の制限等から、その努力は
非常に限定されたものとなっている。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
ありその目的は、。電源もしくは基準電位に発生する電
位閉孔による内部回路の特性劣化を除去あるいは軽減さ
せることができる半導体集積回路装置を提供することに
ある。
ありその目的は、。電源もしくは基準電位に発生する電
位閉孔による内部回路の特性劣化を除去あるいは軽減さ
せることができる半導体集積回路装置を提供することに
ある。
［発明の概要］
上記目的を達成するためこの発明にあっては、半導体集
積回路チップ内部で使用される電源電位もしくは基準電
位が印加される電位供給用の端子を上記チップ上に複数
個設け、外部から供給される電ｉ３！電位もしくは基準
電位をそれぞれの端子から集積回路内部の回路に独立し
て供給するようにしている。
積回路チップ内部で使用される電源電位もしくは基準電
位が印加される電位供給用の端子を上記チップ上に複数
個設け、外部から供給される電ｉ３！電位もしくは基準
電位をそれぞれの端子から集積回路内部の回路に独立し
て供給するようにしている。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明プる。
第１図はこの発明の一実施例に係る半導体集積回路装置
の構成を示す平面図である。第１図において６０はＩＣ
チップ本体である。このＩＣチップ本体６０内には、図
示しないが前記のような入力バッファおよび出力バッフ
７がそれぞれ多数形成されている。さらにこのＩＣチッ
プ本体６０の周囲にはアルミニューム（Ａ１）によって
構成された電ｉｔ位■ＤＤ供給用の第１および第２のボ
ンディング・パッド（電源パッド）６１．６２が形成さ
れている。上記両１ｆ源バッド６１．６２はボンディン
グ・ワイア６３．６４それぞれを介してリードフレーム
（電源ビン）６５．６６に接続されている。さらに上記
両リードフレーム６５．６６には外部から電ｍ電位Ｖｃ
ｃが独立して供給されるようになっている。
の構成を示す平面図である。第１図において６０はＩＣ
チップ本体である。このＩＣチップ本体６０内には、図
示しないが前記のような入力バッファおよび出力バッフ
７がそれぞれ多数形成されている。さらにこのＩＣチッ
プ本体６０の周囲にはアルミニューム（Ａ１）によって
構成された電ｉｔ位■ＤＤ供給用の第１および第２のボ
ンディング・パッド（電源パッド）６１．６２が形成さ
れている。上記両１ｆ源バッド６１．６２はボンディン
グ・ワイア６３．６４それぞれを介してリードフレーム
（電源ビン）６５．６６に接続されている。さらに上記
両リードフレーム６５．６６には外部から電ｍ電位Ｖｃ
ｃが独立して供給されるようになっている。
また上記一方の電源パッド６１に供給された電源電位は
、上記ＩＣチップ本体６０内に形成された多数の入力バ
ッファおよび出力バッフ７のうち、例えば全ての入力バ
ッファに電ｉｌＦ！ｆｆｉ位Ｖｃｃとして並列に供給さ
れている。上記他方の電源パッド６２に供給された電源
電位は、上記ＩＣチップ本体６０内に形成された多数の
入力バッファおよび出力バッファのうち、例えば全ての
出力バッファに電源電位Ｖｃｃとして並列に供給されて
いる。
、上記ＩＣチップ本体６０内に形成された多数の入力バ
ッファおよび出力バッフ７のうち、例えば全ての入力バ
ッファに電ｉｌＦ！ｆｆｉ位Ｖｃｃとして並列に供給さ
れている。上記他方の電源パッド６２に供給された電源
電位は、上記ＩＣチップ本体６０内に形成された多数の
入力バッファおよび出力バッファのうち、例えば全ての
出力バッファに電源電位Ｖｃｃとして並列に供給されて
いる。
このように、ＩＣチップ本体６０内に形成された入力バ
ッフ７および出力バッファの電源Ｖｃｃをそれぞれ別の
電源パッドから供給すれば、出力バッファに駆動電流が
流れることによる前記のような影響は、電源パッドを入
力バッファと分離した分だけ減少させることができる。
ッフ７および出力バッファの電源Ｖｃｃをそれぞれ別の
電源パッドから供給すれば、出力バッファに駆動電流が
流れることによる前記のような影響は、電源パッドを入
力バッファと分離した分だけ減少させることができる。
すなわち、入力バッファに電源電位Ｖｃｃを供給する図
示しない内部電源ライン、電源パッド６１、ボンディン
グ・ワイア６３およびリードフレーム６５からなる入力
バッファに関する１ｉｉｌ！経路は、出力バッファにＮ
源電位Ｖｃｃを供給する図示しない内部電源ライン、電
源パッド６２、ボンディング・ワイア６４およびリード
フレーム６６からなる出力バッファに関する電源経路と
は独立したものとなっているので、ＩＣチップ本体６０
が発生する電源電位の変動はＩＣチップ本体６０の外部
を介してでないと伝わってこない。従って、上記両リー
ドフレーム６５．６Ｇに電源電位Ｖｃｃを供給する電源
を電位変動に対して強固なものにしておけば、電源パッ
ド６２を介してＩＣチップ本体６０内部に電源電位の変
動は伝搬されない。この結果、電位擾乱による内部回路
、例えばインバータ等の特性劣化を除去することができ
る。
示しない内部電源ライン、電源パッド６１、ボンディン
グ・ワイア６３およびリードフレーム６５からなる入力
バッファに関する１ｉｉｌ！経路は、出力バッファにＮ
源電位Ｖｃｃを供給する図示しない内部電源ライン、電
源パッド６２、ボンディング・ワイア６４およびリード
フレーム６６からなる出力バッファに関する電源経路と
は独立したものとなっているので、ＩＣチップ本体６０
が発生する電源電位の変動はＩＣチップ本体６０の外部
を介してでないと伝わってこない。従って、上記両リー
ドフレーム６５．６Ｇに電源電位Ｖｃｃを供給する電源
を電位変動に対して強固なものにしておけば、電源パッ
ド６２を介してＩＣチップ本体６０内部に電源電位の変
動は伝搬されない。この結果、電位擾乱による内部回路
、例えばインバータ等の特性劣化を除去することができ
る。
第２図はこの発明の他の実施例に係る半導体集積回路装
置の構成を示す平面図である。この実施例装置が上記第
１図のものと異なっている箇所は、電源電位Ｖｃｃ供給
用のリードフレーム（電源ビン）を出力バッファ用およ
び入力バッフ７用それぞれに対し、独立に設けるのでは
なく、一つのリードフレーム６５のみを設け、このリー
ドフレーム６５に前記電源パッド６１．６２をボンディ
ング・ワイア６３．６４それぞれを介して共通に接続す
るようにしたものである。
置の構成を示す平面図である。この実施例装置が上記第
１図のものと異なっている箇所は、電源電位Ｖｃｃ供給
用のリードフレーム（電源ビン）を出力バッファ用およ
び入力バッフ７用それぞれに対し、独立に設けるのでは
なく、一つのリードフレーム６５のみを設け、このリー
ドフレーム６５に前記電源パッド６１．６２をボンディ
ング・ワイア６３．６４それぞれを介して共通に接続す
るようにしたものである。
この実施例装置の場合にも、へカバッフ７に電源電位Ｖ
ｃｃを供給する図示しない内部電源ライン、電源パッド
６１、ボンディング・ワイア６３オよびリードフレーム
６５からなる入力バッファに関するＮ源経路は、出力バ
ッファに′Ｆｉ源電位Ｖｃｃを供給する図示しない内部
電源ライン、電源パッド６２、ボンディング・ワイア６
４およびリードフレーム６５からなる出力バッファに関
する電源経路とは独立したものとなっている。ただし、
リードフレーム６５が共通になっているので、出力バッ
ファで発生した電源電位Ｖｃｃの変動はこの共通リード
フレーム６５を介して入力バッファ側に伝達される。
ｃｃを供給する図示しない内部電源ライン、電源パッド
６１、ボンディング・ワイア６３オよびリードフレーム
６５からなる入力バッファに関するＮ源経路は、出力バ
ッファに′Ｆｉ源電位Ｖｃｃを供給する図示しない内部
電源ライン、電源パッド６２、ボンディング・ワイア６
４およびリードフレーム６５からなる出力バッファに関
する電源経路とは独立したものとなっている。ただし、
リードフレーム６５が共通になっているので、出力バッ
ファで発生した電源電位Ｖｃｃの変動はこの共通リード
フレーム６５を介して入力バッファ側に伝達される。
ところが、通常、このリードフレームの電ｕ位変動に対
する寄与度は、前記内部電源ライン、電源パッドおよび
ボンディング・ワイアからなる経路のそれに比較すると
かなり小さいので、電位変動の改善率はかなり大きい。
する寄与度は、前記内部電源ライン、電源パッドおよび
ボンディング・ワイアからなる経路のそれに比較すると
かなり小さいので、電位変動の改善率はかなり大きい。
この結果、電源もしくはアース電位に発生する電位擾乱
による内部回路の特性劣化を十分に軽減させることがで
きる。
による内部回路の特性劣化を十分に軽減させることがで
きる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記各実施例１ｆｆｉでは、７４源電位ＣＣを供給する
ためのボンディング・パッドを６１と６２の２個設け、
それぞれに供給される電源電位ＶｃｃをＩＣチップ本体
６０内部の入力バッファおよび出力バッファに独立に供
給する場合について説明したが、これはアース電位Ｖｓ
ｓを供給するためのボンディング・パッドを２個設け、
それぞれに供給されるアース電位をＩＣチップ本体６０
内部の入力バッファおよび出力バッファに独立に供給す
るように構成してもよい。ざらには電源電位Ｖｃｃおよ
びアース電位Ｖｓｓを供給するためのボンディング・パ
ッドをそれぞれ２個ずつ設け、それぞれの電位を入力バ
ッファおよび出力バッファに分けて独立に供給するよう
に構成してもよい。
種々の変形が可能であることはいうまでもない。例えば
上記各実施例１ｆｆｉでは、７４源電位ＣＣを供給する
ためのボンディング・パッドを６１と６２の２個設け、
それぞれに供給される電源電位ＶｃｃをＩＣチップ本体
６０内部の入力バッファおよび出力バッファに独立に供
給する場合について説明したが、これはアース電位Ｖｓ
ｓを供給するためのボンディング・パッドを２個設け、
それぞれに供給されるアース電位をＩＣチップ本体６０
内部の入力バッファおよび出力バッファに独立に供給す
るように構成してもよい。ざらには電源電位Ｖｃｃおよ
びアース電位Ｖｓｓを供給するためのボンディング・パ
ッドをそれぞれ２個ずつ設け、それぞれの電位を入力バ
ッファおよび出力バッファに分けて独立に供給するよう
に構成してもよい。
また、Ｎ８バツドおよびアースパッドは２ｇ１以上設け
るようにしてもよい。
るようにしてもよい。
［発明の効果］
以上説明したようにこの発明によれば、電源もしくは基
１１！電位に発生する電位擾乱による内部回路の特性劣
化を除去あるいは軽減させることができる半導体集積回
路装置を提供することができろ、。
１１！電位に発生する電位擾乱による内部回路の特性劣
化を除去あるいは軽減させることができる半導体集積回
路装置を提供することができろ、。
第１図はこの弁明の一実施例の構成を示す平面図、第２
図はこの発明の他の実施例の構成を示す平面図、第３図
はＤＩＰ型半導体集積回路装冒装量観形状を示す一部切
欠斜示図、第４図および第５図はそれぞれ従来の半導体
集積回路装置の等（面回路図、第６図は電源ビンからみ
たＣ〜ＩＱｓ’！’！１Ｃ内部の出力ハッファの等価回
路図、第７図は第６図の等何回路の波形図、第８図は一
般的なＣＭＯＳインバータの回路図である。 ６０・・・ＩＣデツプ本体、６１．６２・・・電源バッ
ド（ボンディング、パッド） 、６３．６４・・・ボン
ディング。 ワイア、６５．６６・・・電源ビン（リードフレーム）
。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
図はこの発明の他の実施例の構成を示す平面図、第３図
はＤＩＰ型半導体集積回路装冒装量観形状を示す一部切
欠斜示図、第４図および第５図はそれぞれ従来の半導体
集積回路装置の等（面回路図、第６図は電源ビンからみ
たＣ〜ＩＱｓ’！’！１Ｃ内部の出力ハッファの等価回
路図、第７図は第６図の等何回路の波形図、第８図は一
般的なＣＭＯＳインバータの回路図である。 ６０・・・ＩＣデツプ本体、６１．６２・・・電源バッ
ド（ボンディング、パッド） 、６３．６４・・・ボン
ディング。 ワイア、６５．６６・・・電源ビン（リードフレーム）
。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
Claims (4)
- （１）半導体集積回路チップ内部で使用される電源電位
もしくは基準電位が供給される電位供給用の端子を上記
チップ上に複数個設けたことを特徴とする半導体集積回
路装置。 - （２）前記電源電位もしくは基準電位が供給される電位
供給用の端子が前記チップ上に少なくとも２個設けられ
、この２個の端子に供給される電位が前記集積回路チッ
プに形成された入力バッファ、出力バッファそれぞれに
独立に供給される特許請求の範囲第１項に記載の半導体
集積回路装置。 - （３）前記複数個の端子のそれぞれが、異なるリードフ
レームと結合されている特許請求の範囲第１項に記載の
半導体集積回路装置。 - （４）前記複数個の端子が一つのリードフレームに共通
に結合されている特許請求の範囲第１項に記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164602A JPS6225445A (ja) | 1985-07-25 | 1985-07-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164602A JPS6225445A (ja) | 1985-07-25 | 1985-07-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6225445A true JPS6225445A (ja) | 1987-02-03 |
Family
ID=15796295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60164602A Pending JPS6225445A (ja) | 1985-07-25 | 1985-07-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6225445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63208235A (ja) * | 1987-02-24 | 1988-08-29 | Nec Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4950878A (ja) * | 1972-09-18 | 1974-05-17 | ||
| JPS6077436A (ja) * | 1983-10-04 | 1985-05-02 | Nec Corp | 半導体集積回路 |
-
1985
- 1985-07-25 JP JP60164602A patent/JPS6225445A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4950878A (ja) * | 1972-09-18 | 1974-05-17 | ||
| JPS6077436A (ja) * | 1983-10-04 | 1985-05-02 | Nec Corp | 半導体集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63208235A (ja) * | 1987-02-24 | 1988-08-29 | Nec Corp | 半導体装置 |
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