JPS62256529A

JPS62256529A - サイリスタ回路

Info

Publication number: JPS62256529A
Application number: JP62077376A
Authority: JP
Inventors: ウィリアム　エフ．ワース
Original assignee: Allen Bradley Co LLC
Current assignee: Allen Bradley Co LLC
Priority date: 1986-04-22
Filing date: 1987-03-30
Publication date: 1987-11-09
Also published as: EP0243844A2; EP0243844A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野］本発明はサイリスタ回路に関する一ｂのであり、更に詳
細にＣよゲートターンオフ（ＧＴＯ）方式のサイリスタ
を含む回路にｇｌｌするものである。

［従来の技術］サイリスタは４層の半導体層を含む装置であり、その構
造は、例えばｎ型伝導の層とｎ型伝導の層が交互にサン
ドイッチ状に配置されてｐ−ｎ−ρ−ｎａＡ置を構成し
ているようなものである。これらの層が互に隣接する平
面状の境界領域は接合と貯ばれて、１つの層からもう１
つの層への電荷キャリアの動きを説明する場合に基準と
なる点である。

サイリスタの１つの型にシリコン制御整流索子（ＳＣＲ
）が知られている。この型の装置においては、第２のｎ
型伝導の層にグー１一端子がとりつけられている。この
ゲートを通して第２のｐ型層へ正電荷キＡ７リアが注入
されることによって、もしｐ−ｎ−ｐ−ｎサンドイッチ
構造全体に正方向の電圧が印加されていれば、この装置
をターンオンさせることができる。しかし、一旦この装
置がターンオンすると、この装置をゲートを用いてター
ンオフさせることはできない。この装置をターンオフさ
せるには、ｐ　−’　ｎ　−ｐ　−ｎサンドイッチ構造
全体に流れる正方向の電流を取り去る必要がある。正の
半サイクルと負の半サイクルをもつ正弦波状の電流の場
合には、この装置をターンオフさせるには、この電流は
零点を通過しなければならない。− もう１つの型のサイリスタはゲートターンオフ（ＧＴＯ
）方式のものである。この装置もまたｐ−ｎ−ｐ−ｎサ
ンドイッチの形式をとることができるが、この場合には
ゲートを通してＴｉ流を取り出すことによってターンオ
フが可能である。この操作を可能としているＳＣＲとＧ
ＴＯの差異は、この２つの装置の層の三次元的な形状の
ちがいによっている。Ｇ　−ｒ　Ｏの場合には、ゲート
端子がより広い領域をおおっており、ｐ型及びｎ型層中
の電流密度に対してより一様に作用するようになってい
る。

ＧＴＯ装置のターンオフ動作については、まだ技術的な
問題が残されている。この装置がターンオフを始め、第
２のｐ型層から電流が流れ出し始めるとき、ｐ−ｎ−ｐ
−ｎサンドイッチ内にコンデンサ容量が存在する。ゲー
トと第１のｐ型層に接触するアノード（＋）との間の電
圧が上昇しνｊｌめ、これがゲートから最も離れたサン
ドイッグ′構造領域中に再び電流を発生させようとする
。

電動機ａＩｌｌ　ＩＩＩ用の半導体装置は、電動機の巻
線に供給される位相信号を制御するために、実質的な電
圧及び電流定格で動作しなければならない。それらの装
置は１秒間に数回のターンオンとオフを行わなければな
らない。ＧＴＯ＄電１ｌＩ１機制御応用に広く用いられ
ていない理由は、（１台の電動機を２Ｉ１１１１１する
ために用いられている一群のＧＴＯの）各々のＧＴＯ装
置をターンオフさせるために必要な付加的なスナツバ（
Ｓｎｕｂｂｅｒ　）回路が、費用と実装の点で問題とな
るからである。

ＧＴＯ制御回路においては、ターンオフ時の逆方向ゲー
ト電流の上昇を制限するためにインダクタを装置のゲー
トへ接続している。このインダクタはＧＴＯ装Ｕの製造
者によって考案され、Ｇ　Ｔ　Ｏの制御回路に木質的な
ものと考えられてぎている。

Ｇ　Ｔ　Ｏｉ、ｌＪ　ｍ回路においては、スナツバ回路
はｐ−ｎ−ｐ−ｎサンドイッチの両端に接続され、ター
ンオフ時のＧＴＯ装四の誤動作を防止している。

このスナツバ回路にはコンデンサが含まれ、それは装置
がターンオフする峙のアノードとゲートの間の電圧の上
界を制限するように作用する。

スナツバ回路を使用することで、Ｇ　Ｔ　Ｏ！ＩＩ　１
１１回路の設計に対して成る付加的な要求、制約が生じ
ている。インダクタの場合と同様に、スナツバ回路はＧ
ＴＯ装置に対する費用及び実装上の要求を増大させる。

また、スナツバ回路中のコンデンサは各ターンオフの後
に放電されねばならず、このことで電力を消費する。ス
ナツバ回路はまた、ターンオフ事象のタイミング要求に
影響を与え、Ｇ　１−０１ｆｉ電動機制御回路に用いら
れる場合にはブリッジ回路と望ましくない相互作用をも
つと考えられる。現在まで、これらの制約は、ターンオ
フ事象の間のアノードとカソード間の電圧上前を制限す
る回路を得る目的のために容認されてきた。

しかし、この結果は、電動機ｖ制御用のパワートランジ
スタを用いた回路の費用と性能にくらべて競合できない
ＧＴＯ回路となっている。

［発明の要約１本発明は、ゲートターンオフ（ＧＴＯ）サイリスタをタ
ーンオフ時される。

本発明の方法においては、ゲートとカソード間に、崩壊
電圧よりも大きい逆バイアス電圧が供給される。この電
圧は、サイリスタのアノードとゲート間のコンデンサ容
６１が失なわれるまで保持される。次に、サイリスタ内
の過度の加熱をさけるために十分な時間この逆バイアス
電圧は取り去られる。本発明のこの特長によって、ゲー
ト電流の時間変化（ｄｉ６／ｄｔ）は、供給電圧を従来
にない範囲にまで増大させるように、増大する。

本発明の別の特長は、この逆バイアス電圧を供給する電
力供給回路が誘導性装置を含まない回路経路を介してサ
イリスタのゲートへ接続されていることであり、これは
ゲート電流の時間変化（ｄｒＧ／ｄｔ＞をｉ、ＩＩ限す
るためにインダクタを挿入する典型的なゲート回路経路
と対照的である。

本発明の概念は、従来のターンオフ制御回路によって発
生したものよりもずっと大きい（ｄ　Ｉ。

／ｄｔ）を発生させようとするものである。ゲート電流
の時間変化（ｄｉ、／ｄｔ）は次式で表わされるように
、逆バイアス電圧（Ｖ）とゲート回路経路中のインダク
タンス（Ｌｏ）と関連づけられる。

Ｌ　　　　　ｄｔこの式から、逆バイアス電圧（Ｖ）を最大にし、ゲート
回路経路中のインダクタンス（Ｌ６）を最小にすること
によってｄｌ、／ｄｔを最大化することができることが
わかる。

本発明の根本には、短時間内にｄ　Ｉ６／ｄ　ｔを最大
化することによって、ゲートとカソード間の接合は、時
間に対するアノードとグー１−間電圧の上￥ｌ変化（ｄ
ＶＡｏ／ｄｔ＞を含むコンデンサ６出効果の発生の前に
、接合回復効果を示す過渡的な１１間を通過することの
発見がある。グー１〜とカソードの接合におけるこの回
復効果は、もしアノードとゲート間の電圧の時間上昇変
化（（ｉ　Ｖ　ＡＧ／、ｄ　ｔ　）によって電流が先に再
び流れることがなければ、このサイリスタをターンオフ
さぼるであろう。

本発明に従うＧＴＯ装置のターンオフは、アノードとゲ
ート間の電圧の上昇時間変化（ｄＶＡ６／ｄｔ）を制限
するスナツバ回路を使用することなく、実行することが
できる。更にこのターンオフはＧＴＯ装置の定格のアノ
ード電流に対して１００％実行できる。

本発明は、ＧＴＯ装置をターンオン、オフさせる制御回
路において実施することができる。

ＧＴＯをターンオフさせるために、その回路にはゲート
とカソード間の崩壊電圧よりも大きい逆バイアス電圧を
供給するための手段が含まれる。この回路は更に、この
印加電圧を、アノード電圧が木質的に遮断されてしまう
まで保持するための手段を含む。更に、この回路はサイ
リスタ内の過度の加熱をさけるために、この逆バイアス
電圧を十分な時間取り去るための手段を含む。

本発明の更に別の面においては、この逆バイアス電圧を
供給するための手段が、誘導性装置を含まない回路経路
を通してサイリスタのゲートへ接続されている。

本発明の１つの目的は、電動機＆ＩＪ御回路へ応用する
ためのＧＴＯ装置のυＪｔｌｌを改善することである。

本発明の別の１つの目的は、スナツバ回路を必要としな
いＧＴＯターンオフ回路を得ることである。これによっ
てスナツバ回路に（＝Ｊ随する、費用や実装要求の増大
、電力効率の低下、タイミングυ１約、Ｔｉ　ａ　１ａ
ｆｌＩＩｌ　ｍ応用におけるブリッジ回路との望ましく
ない相互作用等の制限をさ番プることができる。

本発明の別の目的はＧＴＯ装置中のより大きいアノード
電流をターンオフすることである。

これらおよびその他の本発明の目的は以下の説明と説明
の中で引用される図面とから明らかになるであろう。そ
れらによって１つの好適実施例が説明されるが、それは
本発明の一例である。本発明によって意図する装置の範
囲に関しては、特許請求の範囲を参照されたい。

［実施例］第１図はゲートターンオフ（ＧＴＯ）サイリスタ１０を
示しており、それはおよそ縦６．４＃ｌＩＩ＋（１７４
インチ）、横６．４ＪＩｌ１１（１層４インチ）の領域
を占める回路である。外容器を取り除くと、回路の最上
部に暗い蛇行したライン１１が見える。

このライン１１はＳ電性材料の層で作られたくしのＩｆ
ｌｆＭ造の指１２．１３を形どり、輪郭をなぞっている
。

第２図かられかるように、このラインは、それぞれゲー
ト端子とカソード（負の端子）を構成する指１２と１３
を分離するために除去された導電性物質の空隙である。

この回路１０の底側にはアノード（正の端子）層１４が
設けられている。

このように、サイリスタ１０の端子１２−１４がこの装
置の木質的な領域をおおっていることがわかる。この例
の型のサイリスタは定格電圧１２００ポルＩ・までの大
電力装置である。これらの装置の電流定格は、非繰返し
電流遮断用で７０−８０アンペアの範囲にあり、繰返し
電流遮断用でおよそ５０アンペアである。このような電
圧、電流定格は、５−２０ボルトで１アンペアの数分の
１という定格をもつ典型的な低電力半導体装置の定格と
比較して高いものであ゛る。アノードとカソードの領域
が広いことは大電力半導体装置中の動作電流を取扱う上
で有利である。

サイリスタ１０では、ｐ型とｎ型の層が交互に並んでサ
ンドイッチ構造を形成している。これはアノード１４に
関連するｐ−ｎ−ｐ−ｎ半導体装置と叶ばれる。第１の
ｐ型層様体物質の層１５がアノード端子層１４に接触し
ている。底から上方へ、第１のｎ型半導体物質のｆｆ１
１６があり、次にゲート端子１２に接している第２のｐ
型半導体物質層１７がある。最後に層１７の領域上にｎ
型半導体物質の領域１８がある。これらの領域は一般的
にカソードの指１３の領域のみにｆｉｌｌ限されるため
、層１７はゲート端子１２と接触することができる。

第３図〜第６図から明らかなように、第２図の断面は上
下が逆になっており、従ってアノード１４が最上部に、
またカソード１３が底部に来ている。これが回路図での
従来の方向である。第４図と第６図において、アノード
、カソード、ゲート端子はそれぞれ頭文字からとってＡ
、に、Ｇで簡単に表わされている。

サイリスタを構成する４層のｐ−ｎ−ｐ−ｎサンドイッ
チは、第４図と第６図に示されたようなｐ　−ｎ　−ｐ
　ｔ−ランジスタ１９とｎ−ｐ−ｎトランジスタ２０を
接続したもので表わすこともできる。

ｐ型の最上層１５はトランジスタ１９のエミツタとして
作用する。ｎ型の層１６はトランジスタ１９のベースと
して働くと共に、トランジスタ２０のコレクタでもある
。ｐ型の層１７はトランジスタ１９のコレクタとして、
またトランジスタ２０のベースとして廟（。ｎ型のＶ！
Ｊ１８はトランジスタ２０のエミッタとし゛て働く。

第３図は、サイリスタ１ｏのアノード１４とカソード１
３の間に接続された従来技術のスナツバ回路を示してい
る。スナツバ回路には、負極板をダイオードＤ１のアノ
ードと直列につながれたコンデンサＣ１が含まれている
。抵抗Ｒ１がダイオードＤ１に並列につながれている。

電圧源ｖ１が負荷インダクタンスＬ１を通してアノード
１４とカソード１３０間に接続されている。このインダ
クタンスは電ｖＪｎ巻線などを表わしている。そのよう
な負荷Ｌ１の両端には、サイリスタ１０がターンオフし
た後にインダクタＬ１からエネルギーを放出するための
経路を与えるためにダイオードＤ２がつながれている。

ゲート１２とカソード１３の間には直流電圧源Ｖ２がつ
くｉがれて、スイッチＳ１が閉じられると、それはゲー
ト１２ヘカソード１３に対して負のバイアス電圧を供給
する。定常動作の間、ゲート１２はカッ−ＩＳ１３に対
して正の゛を位にあり、このバイアス電圧は「逆」にバ
イアス電圧と呼ばれる。

ゲート１２からカソード１３への経路中には、サイリス
タ１０の製造者によって指定された２マイクロヘンリー
のインダクタンスＬ２が電圧源Ｖ２と直列につながれる
。

Ｔ＝０においてスイッチＳ１が閉じられると、一部の電
流（電荷キャリアの流れ）がゲート１２へ向かうが、他
方残りの大部分の電流はゲート１２から遠ざかり始める
。実線は電子（負の電荷キャリア）の流れを表わし、破
線は逆方向の正孔（正の電荷キャリア）の流れを表わす
。リーイリスタ１０は、ゲート１２に対するぞれ自身の
アノ−ド電流を増大させることによってカソードの指１
３の中央近くの領域中での電流導通を保持しようと試み
る。これが破線のコンデンサＣＡＧで表わしたコンデン
サ効果である。このコンデンサＣＡＧのだめの電荷のほ
とんどは層１６と１７の接合Ｊ１に存在している。もし
アノードとゲート間の電圧ｖＡＧが急速に上昇すると、
それは流れの集中している領域での電流を増大させ、サ
イリスタ１０を誤動作へとみちびくことになるであろう
。

スナツバ回路は、コンデンサＣ１を充電することによっ
てｖＡ６の上昇を禁止している。ターンオフ動作とター
ンオフ動作の間にコンデンサＣ１を放電させてやらなけ
ればならない。抵抗Ｒ１はサイリスタ１０がターンオン
した時のコンデンサ０１用の放電経路を供給するもので
あり、他方ダイオードＤ１はターンオフ動作問のコンデ
ンサＣ１の充電時に抵抗Ｒ１をシャントする触きをちっ
ている。

スナツバ回路がｖＡＧの上昇を制限している間に、層１
７と１８の間の接合Ｊ２は崩壊現象を示す。

ｐ−ｎ接合ダイオードでは、この現象は、負の電圧がｐ
型アノードへ印加された時に発生する。もしこの逆方向
電圧が十分大きいと、このダイオードは「破壊」または
ｒ　ｌｊｌ壊」を起こして通常は阻止する方向の、大ぎ
な電流を導通させることになる。破壊点に達すると、供
給電圧の増大はダイオード両端の電圧効果をほとんど起
こずことなく電流の増大をもたらすことができる。成る
種のダイオードはツェナーダイオードとして、電圧リミ
ッタおよび電流シャンｉ・として動作するように設計さ
れている。それらのダイオードは、破壊点に［曲がり（
にｎｅｅ）　Ｊをもつ良く知られた電圧−電流特性をも
っている。

第７図は、第３図と第４図の回路を用いた時のターンオ
フ事象を示しており、この事象はｔｅｌ壊効果を含んで
いる。ターンオフの前には、ｆｆ１Ｊｆ源Ｖ１からの電
圧は直流６５０ボルトで、定常状態のアノード電流（Ｉ
Ａ）は８０アンペア、ゲートとカソード間の電圧ｖ６に
は＋２〜３ボルト（直流）でゲート電流（■６）は零で
ある。

Ｔ＝ＯでスイッチＳ１が開じられると、−１２ボルトの
逆方向ゲート−カソード直流電圧が印加される。これに
よって、ｐ　−ｎ接合Ｊ２にお１プる逆方向′ｙｉ流阻
止のために、ゲーＩ・−力ソード電圧■ＧＫは逆方向に
増大づる。ｖ６−増大すると、接合Ｊ２は回復を示し、
逆方向電流を許容する電荷キャリアが接合から排除され
る。

この回復現象の後に崩壊現象が発生ずる。その時にはゲ
ートとカソード間の測定電圧はほぼ定常的に留まってい
るが、しかし、印加された電圧（直流−１２ボルト）よ
りも大きい（直流−３０ボルト）。Ｔ＋５マイクロ秒と
Ｔ＋７マイクロ秒の間の期間、第３図と第４図中のゲー
ト回路経路中にたくわえられているづ゛べてのエネルギ
ーを放出するための逆崩壊電流が流れる。この経路には
インダクタＬ２と電圧源ｖ２の内部抵抗とが含まれる。

インダクタＬ２は、第８図に示されたように、電流■Ｇ
がＴ＋１マイクロ秒からＴ＋５マイクロ秒の間増大する
につれて、エネルギーを蓄積する。■６の大きざがそれ
のピーク負の値から除徐に減少し始めるＴ＋５マイクロ
秒とＴ＋７マイクロ秒の期間に、このエネルギーが放出
される。

Ｔ＋７マイクロ秒においてこのエネルギーが放出されて
しまうと、ゲーｉ・−カソード電圧ｖ６−減少し始める
。

第７図中の問題は、接合の回復の前、崩壊現象の始まる
前に、アノード−ゲート電圧上昇時間変化（ｄＶＡｏ／
ｄｔ）が明瞭に発生しているということである。前に述
べたような装置誤動作をさけるために、この上昇を制限
するためのスナツバ回路を採用しなければならない。

本発明の方法は第５図と第６図に模式的に示してあり、
そこにはスナツバ回路は用いられていない。インダクタ
Ｌ２もまた取り除かれている。ゲート１２とカソード１
３の間には電圧源Ｖ２と並列に電圧源ｖ３が接続されて
いる。この電圧源Ｖ３は、ゲート１２とカソード１３の
間に電圧印加するのを制御するためのスイッチＳ２と直
列に接続されている。

この回路の目的は、次の式に従って逆バイアス電圧（Ｖ
）を最大にとり、ゲート回路中のインダクタンスＬ。を
最小にとることによって、時間に対するゲート電流変化
（ｄｌｏ／ｄｔ）を最大にすることである。

ＬＧ　　　　ｄｔはとんどの市販されているＧＴＯの崩壊電圧は２０ボル
ト以下であり、インダクタＬ２は除くことかできるので
、通常期待できる最大のｄＩＧ／ｄｔは１００アンペア
／マイクロ秒程度の値となる。

本発明の基礎となっているのは、崩壊電圧よりも大きい
電圧を印加することによって、サイリスタ１０に損傷を
与えることなしに、より大きなｄ１６／ｄｔを短時間得
ることができるという発見である。第５図と第６図にお
いて、Ｔ−０においてスイッチＳ２を閉じ、ることによ
ってゲートとカソードとの間に直流の一１００ボルトの
電圧を印加する。この電圧は、スイッチＳ２が開くまで
一１２ボルトの電圧に取って替っている。ＬＧ′を最小
にするため、インダクタＬ２は取り除かれている。

接合回復現象を起こすために十分な時間、太きい逆方向
のゲート−カソードバイアス電圧が印加され、このこと
が、７ノードーゲート電圧の上昇時開変化（ｄＶ、、６
／ｄｔ）を含むコンデンサ効果の発生ずる前に起こるこ
とが発見された。この回路はまたこのコンデンサ効果に
基づく任意の電流を吸収することができる。層１７と１
８の間の接合Ｊ２において過度の加熱が発生する前に（
スイッチＳ２を開くことによって）大きい逆方向電圧は
除去される。

第５図は接合回復現象を示しており、そこでは接合Ｊ２
にある電荷キャリアが除去され、正孔電流のすべてがア
ノードからゲートへ引ぎ寄せられる。第６図かられかる
ように、このことは電流Ｉをｐｎｐトランジスタ１９を
通って流し、トランジスタ１９のベースからトランジス
タ２０のコレクタへの電流を零にする（１−０）ことと
等価である。この接合回復現象の後には接合ｊ　２にお
ける崩壊現象が発生する。

本発明の回路のターンオフサイクル内のふるまいを説明
する第８図において、注目すべきことは、第７図の現象
が１０マイクロ秒にわたって発生したのに対して、ここ
での信号がわずか１マイクロ秒だ１ノ発生ずるというこ
とである。初期条件は第７図と同一である。すなわち電
圧源Ｖ１からの電圧は直流の６５０ボルトで、定常状態
のアノード電流（ＩＡ）は８０アンペアであり、ゲート
−カソード電圧Ｖ。Ｋは直流の＋２〜３ボルトでゲート
電流（Ｉ６）は零である。

Ｔ＝Ｏにおいて、スイッチＳ１が閏じられ、直流の一１
２ボルトの、逆方向のゲート−カソード電圧が印加され
る。−「＝０において、スイッチＳ２６また１１じられ
、直流−１００ボルトの逆方向のゲート−カソード電圧
を供給する。第８図かられかるように、ちょうど０．２
マイクロ秒の間に１６は一８０アンペアまで増大し、そ
のｄ　Ｉｏ／ｄｔは４００アンペア／マイクロ秒となる
。■＋０．１マイクロ秒からＴ＋０．３マイクロ秒の聞
、印加された電圧は電圧源■２の内部インピーダンスと
サイリスタ１ｏの内部インピーダンスとに分配され、第
８図に示されたゲート−カソード電圧Ｖ　Ｇ　Ｋ　’（
発生ずる。この期間に直流の一２０ポル１〜に留まるこ
ととそれに引き続いて直流の一４０ポル１−へ増大する
ことが接合Ｊ２が回復したことを示す。このことはゲー
ト−カソード領域がターンオフしたことの表示である。

Ｔ＋０．３マイクロ秒の直後には、■ｏＫは直流＝４０
ボルト近くになっている。この電圧は崩壊電圧（直流約
−３０ボルト）とゲート回路中のゲート回路電流とサイ
リスタ１０内部抵抗によるＩＲ電圧降下の組合せである
。０．３５マイクロ秒と０．５マイクロ秒の間、ｄｖＡ
６／ｄｔによる容１剛性電流がこの装置から取り出され
る。

これらの事象のタイミングについてはいくつかの注意す
べきことがある。まず、ゲートターンオフの表示はアノ
ード−ゲート電圧の上背時間変化（ｄＶＡ６／ｄｔ）に
先行する。このことはスナツバ回路がもはや不要である
ことを意味する。第２に、ｆ′ｉ１７と１８の接合Ｊ２
にはまだいくらか容量性電荷が残存し、これが流れ出す
と共に、■。

と■６はそれぞれ＋８０アンペアと一８０アンペアにあ
る時間留まり、その後Ｔ＋０．６５マイク０秒で１０ア
ンペアへ低下する。第３に、この電荷が流れ出した後に
、ゲート−カソード電圧（ｖ６Ｋ）は−１２ボルトの電
圧へもどる。この電圧はこの装置をオフ状態に保持し、
Ｔ＋０．６５マイクロ秒から始まる「すその期間」にわ
たり残留電流Ｉ　と■。が徐々に零へ近づくのを許容す
る。この点において、ターンオフ前にこの装置へ流れて
いたアノード電流が木質的に遮断されたと言うことがで
きる。

本発明を実施するための駆ｖＪ口路が第９図に詳細に示
されている。この回路には、３個のＭＯ８ＦＥＴトラン
ジスタＦＥＴ１、ＦＥＴ２、Ｆ　Ｅ　Ｔ　３が含まれて
いる。ＦＥＴ１はｐ型ＭＯ８ＦＥＴで、米国カリフォル
ニア州、リンククララ市のシリコニクス社からＰ／Ｎ　　ＶＰ０２０４Ｎ５（７）ｔデル名で市販され
ている。Ｆ　Ｅ　１−１がターンオンするとそれがＰＮ
ＰトランジスタＴ１をターンオンする。電圧源ｖ４から
＋１２ボルトの電圧が抵抗Ｒ２を通してトランジスタＴ
１のエミッタへ供給され、トランジスタＴ１がオン状態
の時電流はそのコレクタを通ってコンデンサＣ２へ流れ
る。コンデンサＣ２は直流＋１２ボルトへ充電され、ま
ずフル電流を許容し、後にコンデンサＣ２が完全に充電
されると電流は減少する。コンデンサＣ２の両端に抵抗
Ｒ５が接続され、放電経路を供給する。最初の電流はサ
イリスタ１０のゲートＧへ流れ、それをターンオンさせ
る。このように、ＦＥＴ１は、サイリスタ１０をターン
オンさせるためにゲートＧへ直流＋１２ボルトを供給す
るように閉じられるスイッチと類似している。

ＦＥＴ２は第３図ないし第６図のスイッチＳ１と類似し
ている。ＦＥＴ２がターンオンすると、−１２ボルトの
電源、Ｖ　２によって、抵抗Ｒ３と１で６を通る電流が
流れ、コンデンサＣ３を充電する。

ＦＥＴ２は、サイリスタ１０のゲートＧへ直流−１２ボ
ルトを供給するために閉じられるスイッチＳ１の特別な
例である。Ｆ−ＥＴ２はｎ型ＭＯ３Ｆ’ＥＴで米国アリ
シナ州、フェニックス市のモトローラヒミコンダクタ社
がらＰ／ＮＢＵＺ７１Ａのモデル名で市販されている。

ＦＥＴ３は第５図、第６図のスイッチＳ２に類似してい
る。Ｆ　Ｅ　Ｔ　３がターンオンすると、−１００ボル
トの電圧源Ｖ３によって抵抗Ｒ４を通して電流が流れコ
ンデンサ−０４を充電する。Ｆ［ＥＴ３がターンオンす
ると、コンデン＋Ｊｃ４の放電によってサイリスタ１ｏ
のゲートＧから電流が取り出されサイリスタのターンオ
フを助ける。このようにＦＥＴ３は、サイリスタ１ｏの
ゲートＧへ直流−１００ボルトを供給するために１１１
じられるスイツ％Ｓ２の特別な例である。ＦＥＴ３はｎ
型ＭＯ８ＦＥＴで米国カリフォルニア州エルスグンド市
インタナショナルレクティファイア社がらＰ／Ｎ　　Ｉ
ＲＦ６４０のモデル名で市販されている。

ＦＥＴをオン、オフする時間間隔を制御するだめのその
他の回路が第９図に示されている。パルス幅変調器３０
は比較器（図示されていない）を含んでおり、比較器は
１つの端子にランプ入力を受けとり、それを別の入力の
直流レベルと比較し、ＬＯＮＧ　　ＰＵＬＳＥと呼ばれ
る出力パルスの時間幅を制御する。この例において、パ
ルス幅変調；Ｓ３０の出力はＦＥＴ１とＦＥＴ２のゲー
トへつながれている。ＬＯＮＧ　　ＰＵＬＳＥの論理低
レベル部分でＦＥＴ１がターンオンし、ＦＥＴ２がター
ンオフする。そのような信号は第１０図中に「ＯＮ」と
して示したように、す・イリスタ１０をターンオンする
ために用いられる。論理高レベル信号はＦＥＴＩをター
ンオフし、ＦＥＴ２をターンオンする。これは第９図に
丸印で示したスイッチング記号で表わされている。この
論理高レベル信号の幅は、第１０図に「ＯＦＦ」として
示したようにサイリスタ１０のターンオフ期間を定義す
る。

ＦＥＴ３は、マルチバイブレータＭＶのＱ出力からｎρ
ｎトランジスタＴ２のベースへ与えられる５ＨＯＲＴ　
　ＰＵＬＳＥに応答してターンオン、オフされる。トラ
ンジスタＴ２はそのコレクタに電圧源Ｖ４からの＋１２
ボルトが与えられており、それのベースとエミッタ接合
に正方向の電圧が印加されている時には、トランジスタ
Ｔ２はターンオンし、ＦＥＴ３のゲートへ電流を供給す
る。これによってＦＥＴ３がターンオンし、サイリスタ
１０のゲートＧへ直流−１００ボルトが供給される。５
ＨＯＲＴ　　ＰＬＩＬＳＥの幅は０．８マイクロ秒で、
これは第８図に関して一１００ボルトを印加する期間に
対応している。これはサイリスタ１０内部に過度の加熱
を起こすことなく、ターンオフを完了させるのに十分長
い時間である。

第１０図に示されたように、５ＨＯＲＴＰＵＬＳＥが完
了した時には、第９図のトランジスタＴ２のベースへ与
えられている信号は低レベルとなり、トランジスタＴ２
とＦＥＴ３はスイッチオフされる。ダイオードＤ３はそ
のアノードをＴ２のエミッタへ、またカソードをＴ２の
ベースへつながれている。ダイオードＤ３はベースをア
ース電位へ引き寄せる手助けをする。Ｆ［ＥＴ３がスイ
ッチオフされた後、ＦＥＴ２はオンのままに、Ｌ　ＯＮ
　Ｇ　　ｌ）　ＩＪ　Ｌ　Ｓ　Ｅの次の遷杉まで、留ま
る。

ダイオードＤ４がＦＥＴ２と直列につながれ、それによ
ってＦＥＴ２とＦＥＴ３の両方がオンの場合に、−１０
０ボルトの電源からコンデンサＣ３を充電する電流は流
れない。コンデンサＣ３からの電流の放電経路を供給す
るために、ダイオードＤ４と並列に抵抗Ｒ６がつながれ
ている。

マルチバイブレータＭＶはそのＡ１人力にＬＯＮＧ　　
ＰＵＬＳＥを受は取る。Ａ２、Ｂ１、Ｂ２の入力は＋５
ボルトへ引き上げられ、このマルチバイブレータをワン
ショットタイミングの動作モードに設定している。ＬＯ
ＮＧ　　ＰＩＪＬＳＥが低レベルであるときは、マルチ
バイブレータＭＶのＱ出力は論理低レベル信号ヘリセッ
トされる。ＬＯＮＧ　　ＰＵＬＳＥが高レベルになると
、Ｑ出力からの出力は回路の時間切れまで高レベルにス
イッチされ、次に自動的に論理低レベル状態ヘスイツチ
されもどり、Ｓ　ｌ−１０ＲＴ　　Ｐ　ｔＪ　Ｌ　Ｓ　
Ｅを規定する。このタイミング３１１間は、マルチバイ
ブレータＭＶのＣおよびＲ入力へつながれたコンデンサ
Ｃ５と抵抗Ｒ７によって制御される。これらの部品の値
はマルチバイブレータＭＶの製造者の仕様に従って、０
．８マイクロ秒のタイミング期間を与えるように選ばれ
る。米国カリフォルニア州マウンテンビュー市のフェア
チャイルド　カメラ　アンド　インストルメンツ社から
市販されている７４１２２型のマルチバイブレータ回路
が、このマルチバイブレータ回路ＭＶに適している。

以上で第９図の詳細な回路の説明は完了する。

これま１・の説明は、本発明を実現するための詳細な回
路と共に、本発明の方法に及んでいる。当業者にとって
は、本発明の範囲からはずれることなく、以上の説明の
詳細な点について数多くの変更が可能であることが理解
されるであろう。従って、−例として与えたものと、本
発明の木質のものを区別するものは、特許請求の範囲で
ある。

【図面の簡単な説明】

第１図は、ゲートターンオフ（ＧＴＯ）サイリスタの一
部の詳細な外観図である。第２図は、第１図中の２−２にそってみた断面図である
。第３図は、ＧＴＯサイリスタのターンオフのための従来
の回路の１つの模式図である。第４図は、第３図１．′）回路に対する等価回路図であ
る。第５図は、本発明を実施した回路の模式図である。第６図は、第５図の回路に対する等価回路図である。第７図は、第３図と第４図の従来技術の回路に対する、
いくつかの波形の時間変化のプロットである。第８図は、第５図と第６（ｉ２１の回路に対ｊる、いく
つかの波形の時間変化ブロワ！・である。第９図は、本発明を実施した回路の詳細な模式％式％第１０図は、第９図の回路に関するタイミング図である
。（参照番号）１０・・・ゲートターンオフ式サイリスタ１１・・・蛇
行するライン１２・・・ゲート、１３・・・カソード１４・・・アノ
ード、１５・・・ｎ型半導体層１６・・・ｎ型半導体層１７・・・ｎ型半導体層１８・・・ｎ型半導体層１９・・・ｐ−ｎ−ｐトランジスタ２０・・・ｎ−ｐ−ｎトランジスタ３ｏ・・・パルス幅変調器

Claims

【特許請求の範囲】

（１）ゲートターンオフ式サイリスタをターンオフする
方法であって、上記サイリスタのゲートとカソードの間へ、ゲート−カ
ソード接合の崩壊電圧よりも大きい逆バイアス電圧を供
給すること、上記逆バイアス電圧を、上記サイリスタのアノードとゲ
ートの間の容量効果が消失するまで保持すること、上記サイリスタ内の過度の加熱をさけるために十分な時
間上記逆バイアス電圧を取り除くこと、を含む、方法。
（２）特許請求の範囲第１項の方法であって、更に、誘
導性装置を含まない回路経路を通して上記サイリスタの
ゲートへ上記逆バイアス電圧を供給するように、電源回
路を接続する工程を含む、方法。
（３）特許請求の範囲第１項の方法であって、更に、上
記サイリスタのゲートとカソードの間へ、ゲート−カソ
ードの接合の崩壊電圧よりも小さい第２の逆バイアス電
圧を供給する工程であって、上記第２の逆バイアス電圧
は、崩壊電圧よりも大きい電圧が印加されている期間は
それによって取って代られている、工程を含む、方法。
（４）定格電流を通電しているゲートターンオフ式サイ
リスタをターンオフする方法であって、上記サイリスタ
のゲートとカソード間へ、ゲート−カソード接合の崩壊
電圧よりも大きい逆バイアス電圧を供給すること、上記逆バイアス電圧を、ゲート−カソード接合の回復現
象によって発生したゲート電流が消失するまで保持する
こと、上記サイリスタ内の過度の加熱をさけるために十分な時
間上記逆バイアス電圧を取り除くこと、を含む、方法。
（５）特許請求の範囲第４項の方法であって、更に、誘
導性装置を含まない回路経路を通して上記サイリスタの
ゲートへ上記逆バイアス電圧を供給するように電源回路
を接続する工程を含む、方法。
（６）ゲートターンオフ式サイリスタをターンオフさせ
る回路であって、上記サイリスタのゲートとカソードの間へ、ゲート−カ
ソード接合の崩壊電圧よりも大きい逆バイアス電圧を供
給するための手段、アノード電流が木質的に消失するまで上記逆バイアス電
圧を保持するように、上記逆バイアス電圧を供給するた
めの手段を制御するための手段、を含み、上記制御する
ための手段が、上記装置内での過度の加熱をさけるため
に十分な時間上記逆バイアス電圧を取り除くための手段
を含む、回路。
（７）特許請求の範囲第６項の回路であって、上記逆バ
イアス電圧を供給するための手段が、誘導性装置を含ま
ない回路経路を通して上記サイリスタのゲートへつなが
れている、回路。
（８）特許請求の範囲第６項の回路であって、更に、上
記サイリスタのゲートとカソード間へ、ゲート−カソー
ド接合の崩壊電圧よりも小さい逆バイアス電圧を供給す
るための手段を含んでいる、回路。