JPS6225997B2 - - Google Patents
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- Publication number
- JPS6225997B2 JPS6225997B2 JP53129237A JP12923778A JPS6225997B2 JP S6225997 B2 JPS6225997 B2 JP S6225997B2 JP 53129237 A JP53129237 A JP 53129237A JP 12923778 A JP12923778 A JP 12923778A JP S6225997 B2 JPS6225997 B2 JP S6225997B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- initial value
- value setting
- capacitor
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G99/00—Subject matter not provided for in other groups of this subclass
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
- Electromechanical Clocks (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル水晶時計における電源投入
時に表示が一定になる初期値設定回路に関する。
時に表示が一定になる初期値設定回路に関する。
電源を投入してから昇圧回路のコンデンサーの
両端電圧がコンデンサーの容量とコンデンサーに
直列に接続された抵抗によつて決まる時定数に従
つて遅延する事を利用したものである。従来は昇
圧回路のコンデンサーとは別に初期値設定回路と
してのコンデンサーを更に設け上記と同様の時定
数による遅延回路を利用していたが、部品を余計
に使う事によつてコストもかかり、組立工数をも
余分に必要とし、又小さい容積の中に納めるのは
時計の構造設計上難しい点があつた。
両端電圧がコンデンサーの容量とコンデンサーに
直列に接続された抵抗によつて決まる時定数に従
つて遅延する事を利用したものである。従来は昇
圧回路のコンデンサーとは別に初期値設定回路と
してのコンデンサーを更に設け上記と同様の時定
数による遅延回路を利用していたが、部品を余計
に使う事によつてコストもかかり、組立工数をも
余分に必要とし、又小さい容積の中に納めるのは
時計の構造設計上難しい点があつた。
本発明の目的は上記欠点を解消し、コンデンサ
の部品点数を減らし且つ組立工数を削減できる昇
圧回路と初期値設定回路との回路部を開発し、時
計全体としての小型化を計ることのできる電子時
計を提供することにある。
の部品点数を減らし且つ組立工数を削減できる昇
圧回路と初期値設定回路との回路部を開発し、時
計全体としての小型化を計ることのできる電子時
計を提供することにある。
以下、図面に基づき本発明を説明する。
第１図は電子時計全体の回路ブロツク図であ
り、１は32768Hzの発振を行つている水晶発振回
路、２は水晶発振回路１からの発振信号を入力と
し512Hzの分周信号（Ｐ）を得る第１の分周回路
である。尚、図中一点鎖線３で囲まれた回路部分
は、電池４からの電圧（ＶSSL）の電源供給を受
け作動している回路部分であることを示してい
る。５は1.5ボルト系の信号（Ｐ）を入力とし３
ボルト系の信号にレベル変換するためのレベルア
ジヤスター、６はレベルアジヤスター５からの信
号を入力として１Hzの分周信号を得る第２の分周
回路、７は前記第２の分周回路６からの分周信号
を入力とし、秒．分．時．日．月．年等の各計時
情報を計数する計時カウンター、８は前記計時カ
ウンター７の計時情報信号を入力としデジタル表
示用にコード変換された信号を作成するデコーダ
ー、９は前記デコーダー８からの信号を受けて液
晶表示セル等のデジタル表示装置１０を駆動する
ためのドライバー、１１は昇圧回路であり、電池
４の電源供給を受け前記第１の分周回路２からの
信号（Ｐ）により昇圧動作を行い−1.5ボルトの
電圧（ＶSSL）から−３ボルトの電圧（ＶSSH）を
得る。１２は初期値設定回路であり、この初期値
設定回路１２からのリセツト信号（Pr）が前記
計時カウンター７のリセツト端子（Ｒ）に供給さ
れるよう構成され、しかも、このリセツト信号
（Pr）は、例えば電池４の電圧低下に伴ない昇圧
回路１１が正常の昇圧動作をとらないときに初期
値設定回路１２から電圧（ＶDD）のリセツト信号
（Pr）が発生し、計時カウンター７をリセツト状
態となし、1970（年）12（月）１（日）12（時）
00（分）00（秒）と計時カウンター７内の計時情
報内容が一定に設定される。又、昇圧回路１１が
正常の昇圧動作をとり、その出力として−３ボル
トの電圧（ＶSSH）が発生しているときは初期値
設定回路１２のリセツト信号（Pr）は電圧（ＶS
ＳＨ）として与えられ計時カウンター７はリセツト
解除された状態をとる。
り、１は32768Hzの発振を行つている水晶発振回
路、２は水晶発振回路１からの発振信号を入力と
し512Hzの分周信号（Ｐ）を得る第１の分周回路
である。尚、図中一点鎖線３で囲まれた回路部分
は、電池４からの電圧（ＶSSL）の電源供給を受
け作動している回路部分であることを示してい
る。５は1.5ボルト系の信号（Ｐ）を入力とし３
ボルト系の信号にレベル変換するためのレベルア
ジヤスター、６はレベルアジヤスター５からの信
号を入力として１Hzの分周信号を得る第２の分周
回路、７は前記第２の分周回路６からの分周信号
を入力とし、秒．分．時．日．月．年等の各計時
情報を計数する計時カウンター、８は前記計時カ
ウンター７の計時情報信号を入力としデジタル表
示用にコード変換された信号を作成するデコーダ
ー、９は前記デコーダー８からの信号を受けて液
晶表示セル等のデジタル表示装置１０を駆動する
ためのドライバー、１１は昇圧回路であり、電池
４の電源供給を受け前記第１の分周回路２からの
信号（Ｐ）により昇圧動作を行い−1.5ボルトの
電圧（ＶSSL）から−３ボルトの電圧（ＶSSH）を
得る。１２は初期値設定回路であり、この初期値
設定回路１２からのリセツト信号（Pr）が前記
計時カウンター７のリセツト端子（Ｒ）に供給さ
れるよう構成され、しかも、このリセツト信号
（Pr）は、例えば電池４の電圧低下に伴ない昇圧
回路１１が正常の昇圧動作をとらないときに初期
値設定回路１２から電圧（ＶDD）のリセツト信号
（Pr）が発生し、計時カウンター７をリセツト状
態となし、1970（年）12（月）１（日）12（時）
00（分）00（秒）と計時カウンター７内の計時情
報内容が一定に設定される。又、昇圧回路１１が
正常の昇圧動作をとり、その出力として−３ボル
トの電圧（ＶSSH）が発生しているときは初期値
設定回路１２のリセツト信号（Pr）は電圧（ＶS
ＳＨ）として与えられ計時カウンター７はリセツト
解除された状態をとる。
尚、図中一点鎖線で示される回路部分１３は、
昇圧回路１１からの昇圧電圧（ＶSSH）の供給を
受け作動する回路部分であることを示している。
昇圧回路１１からの昇圧電圧（ＶSSH）の供給を
受け作動する回路部分であることを示している。
第２図は第１図に示す昇圧回路１１及び初期値
設定回路１２を詳細に示す回路図であり、第２図
に於いて、１１ａはインバーター、１１ｂ及び１
１ｃはＰチヤンネルのMOSトランジスタでサブ
ストレートはソースに接続され、更にＶDDに接続
されている。１１ｄ，１１ｅ，１１ｆ及び１１ｇ
はＮチヤンネルMOSトランジスタで、トランジ
スター１１ｄのソースはＶSSLに接続され、サブ
ストレートはドレインとともにコンデンサー１１
ｈの一方に接続されている。トランジスター１１
ｅ及び１１ｆのソースとサブストレートとは共に
接続されトランジスター１１ｇのソース、サブス
トレートとコンデンサー１１ｉの一方に接続され
ている。トランジスタ１１ｂのゲートはインバー
タ１１ａの出力とコンデンサ１１ｈのもう一方に
接続されており、トランジスター１１ｃのゲート
はインバータ１１ａの入力側に接続されている。
トランジスタ１１ｄと１１ｅのゲートは共にトラ
ンジスター１１ｃのドレインと接続され、同様に
トランジスター１１ｆと１１ｇのゲートは共にト
ランジスター１１ｂのドレインに接続されてい
る。又トランジスタ１１ｂのドレインはトランジ
スター１１ｅのドレインに、更にトランジスター
１１ｃのドレインはトランジスター１１ｆのドレ
インに各々に接続され、トランジスタ１１ｂと１
１ｃと１１ｅと１１ｆの４個によりフリツプフロ
ツプを構成している。又、コンデンサー１１ｉの
もう一方は、従来は点線で示す如くＶDDに接続さ
れ昇圧回路１１として構成されるべきものである
が、本実施例ではこの昇圧回路１１のコンデンサ
１１ｉを初期値設定回路１２用コンデンサとして
兼用し、抵抗１２ｄの一端と直列接続して初期値
設定回路１２の時定数回路を形成し、更に抵抗１
２ｄの他端をＶDDに接続している。抵抗１２ｄに
はスイツチング回路としてのトランジスタ１２ａ
が並列接続されていて、コンデンサ１１ｉを昇圧
用コンデンサとして使用する時に抵抗１２ｄを短
絡させるよう構成されている。１２ｂ及び１２ｃ
は各々ＮチヤンネルMOSトランジスタ、Ｐチヤ
ンネルMOSトランジスタであり、１２ｂのソー
スとサブストレートは共にコンデンサー１１ｉの
一方に接続されると共に昇圧電圧（ＶSSH）が供
給されるよう接続構成されている。トランジスタ
ー１２ｃのソースとサブストレートは共にＶDDに
接続され、トランジスタ１２ｂ，１２ｃのドレイ
ン同士、ゲート同士は共に接続され（ＶDD）、（Ｖ
SSH）を電源とするCMOSインバーターを構成し
ている。１２ａはＰチヤンネルMOSトランジス
ターでソースとサブストレートは抵抗１２ｄの一
方と共にＶDDに接続されている。トランジスター
１２ａのゲートはトランジスター１２ｂ，１２ｃ
とで構成するインバーターの出力ホの点へ接続さ
れ、ドレインは同様にインバーターのゲートと抵
抗１２ｄのもう一方の点ニに接続されている。１
１ｉはコンデンサーであり一方はニ点へ、もう一
方はＶSSHに接続されている。次に、前述構成に
基づく動作について説明する。先ず、電源投入に
より、イの点に（ＶSSL）の電圧が入力される
と、インバータ１１ａの出力はＶDDとなり、しか
もトランジスター１１ｃ，１１ｅ，１１ｄはオ
ン、逆にトランジスター１１ｂ，１１ｆ，１１ｇ
はオフとなつて、コンデンサー１１ｈの両端に
は、インバーター１１ａ、コンデンサー１１ｈ、
トランジスター１１ｄを介してＶSSLに充電され
る。一方、ハの点は前記点イに入力される電圧に
関係なくトランジスター１１ｇのサブストレート
とドレイン及びトランジスター１１ｄのサブスト
レートとソースが共に順方向なのでＶSSLになる
ため、第３図で示す如く時点（to）ではニの点は
同様ＶSSLとなる。従つて、インバーターを構成
するトランジスター１２ｂと１２ｃのゲートには
ＶSSLが加えられ、ＮチヤンネルMOSトランジス
ター１２ｂはオフ、ＰチヤンネルMOSトランジ
スター１２ｃはオンとなり、このインバーターの
出力点ホには電圧（ＶDD）のリセツト信号
（Pr）が出力され前述計時カウンター７を初期値
設定するリセツト状態とする。しかもこのリセツ
ト信号（Pr）はＰチヤンネルMOSトランジスタ
ー１２ａのゲートに加わるがこのトランジスター
１２ａはオフ状態をとるので、コンデンサー１１
ｉの点ニはコンデンサー１１ｉと抵抗１２ｄとの
時定数に従つてＶSSLからＶDDに向つて充電が開
始される。インバーターを形成するトランジスタ
ー１２ｂ，１２ｃのスレツシユホールド電圧を
Vthとすると第３図で示す如く時点（t1）でニ点の
電圧がVthを超えるとトランジスター１２ｂ，１
２ｃは先程とは逆にトランジスター１２ｂがオ
ン、トランジスター１２ｃがオフとなりトランジ
スター１２ａのゲートにはＶSSLが加えられその
結果トランジスター１２ａはオンとなる。トラン
ジスタ１２ａのオン抵抗は抵抗１２ｄに比較して
非常に小さくなる様設計されてあるので今度は抵
抗１２ｄに代りトランジスター１２ａのオン抵抗
によりニの点は急激にＶDDに充電させられる。そ
の結果、時点（t1）で点ホのリセツト信号（Pr）
はＶDDからＶSSLに変り、計時カウンター７のリ
セツト状態が解除される。次に、入力イの点の信
号（Ｐ）がＶDDになると、トランジスター１１
ｃ，１１ｄ，１１ｅはオフ、トランジスター１１
ｂ，１１ｆ，１１ｇはオンとなり、今までＶSSL
に充電されたコンデンサー１１ｈは、インバータ
ー１１ａの出力がＶSSLの為、コンデンサー１１
ｈの点ロの電圧はＶSSL＋ＶSSL＝2VSSL＝ＶSSH
となる。コンデンサー１１ｈの電圧はトランジス
ター１１ｇを介してコンデンサー１１ｉを充電
し、ハの点はＶSSHの昇圧電圧が得られる。尚、
リセツト解除後で抵抗１２ｄをトランジスター１
２ａで短絡してあるのは、昇圧回路１１が働き始
めた時、抵抗１２ｄのままでは昇圧回路１１での
時定数が大きくて等価的に昇圧回路の出力インピ
ーダンスが高くなつてしまうためトランジスター
１２ａのオン抵抗により抵抗１２ｄを短絡し、出
力インピーダンスを下げている。又、発振回路１
の発振開始時間は電源をオンにしてから数
10msec〜数sec後なので昇圧を開始する前時点
（t2）に初期リセツトがかかるように抵抗１２ｄと
コンデンサー１１ｉの容量を決め、発振開始と同
時に昇圧出来る様にしてある。昇圧を開始すると
トランジスター１２ａのゲートにかかる電圧がＶ
SSLからＶSSHとなり、トランジスター１２ａのオ
ン抵抗はより低くなり昇圧回路１１の出力インピ
ーダンスを下げる。更に衝撃等により万一電池が
瞬間的にはづれＶDDの供給が断たれても、コンデ
ンサー１１ｉに蓄えられた電圧がトランジスター
１２ａを通つてＶDDに供給され、コンデンサー１
１ｉが放電する迄の時間の方が長いので時計回路
に対して不本意にリセツトがかかつたりする事は
ない。
設定回路１２を詳細に示す回路図であり、第２図
に於いて、１１ａはインバーター、１１ｂ及び１
１ｃはＰチヤンネルのMOSトランジスタでサブ
ストレートはソースに接続され、更にＶDDに接続
されている。１１ｄ，１１ｅ，１１ｆ及び１１ｇ
はＮチヤンネルMOSトランジスタで、トランジ
スター１１ｄのソースはＶSSLに接続され、サブ
ストレートはドレインとともにコンデンサー１１
ｈの一方に接続されている。トランジスター１１
ｅ及び１１ｆのソースとサブストレートとは共に
接続されトランジスター１１ｇのソース、サブス
トレートとコンデンサー１１ｉの一方に接続され
ている。トランジスタ１１ｂのゲートはインバー
タ１１ａの出力とコンデンサ１１ｈのもう一方に
接続されており、トランジスター１１ｃのゲート
はインバータ１１ａの入力側に接続されている。
トランジスタ１１ｄと１１ｅのゲートは共にトラ
ンジスター１１ｃのドレインと接続され、同様に
トランジスター１１ｆと１１ｇのゲートは共にト
ランジスター１１ｂのドレインに接続されてい
る。又トランジスタ１１ｂのドレインはトランジ
スター１１ｅのドレインに、更にトランジスター
１１ｃのドレインはトランジスター１１ｆのドレ
インに各々に接続され、トランジスタ１１ｂと１
１ｃと１１ｅと１１ｆの４個によりフリツプフロ
ツプを構成している。又、コンデンサー１１ｉの
もう一方は、従来は点線で示す如くＶDDに接続さ
れ昇圧回路１１として構成されるべきものである
が、本実施例ではこの昇圧回路１１のコンデンサ
１１ｉを初期値設定回路１２用コンデンサとして
兼用し、抵抗１２ｄの一端と直列接続して初期値
設定回路１２の時定数回路を形成し、更に抵抗１
２ｄの他端をＶDDに接続している。抵抗１２ｄに
はスイツチング回路としてのトランジスタ１２ａ
が並列接続されていて、コンデンサ１１ｉを昇圧
用コンデンサとして使用する時に抵抗１２ｄを短
絡させるよう構成されている。１２ｂ及び１２ｃ
は各々ＮチヤンネルMOSトランジスタ、Ｐチヤ
ンネルMOSトランジスタであり、１２ｂのソー
スとサブストレートは共にコンデンサー１１ｉの
一方に接続されると共に昇圧電圧（ＶSSH）が供
給されるよう接続構成されている。トランジスタ
ー１２ｃのソースとサブストレートは共にＶDDに
接続され、トランジスタ１２ｂ，１２ｃのドレイ
ン同士、ゲート同士は共に接続され（ＶDD）、（Ｖ
SSH）を電源とするCMOSインバーターを構成し
ている。１２ａはＰチヤンネルMOSトランジス
ターでソースとサブストレートは抵抗１２ｄの一
方と共にＶDDに接続されている。トランジスター
１２ａのゲートはトランジスター１２ｂ，１２ｃ
とで構成するインバーターの出力ホの点へ接続さ
れ、ドレインは同様にインバーターのゲートと抵
抗１２ｄのもう一方の点ニに接続されている。１
１ｉはコンデンサーであり一方はニ点へ、もう一
方はＶSSHに接続されている。次に、前述構成に
基づく動作について説明する。先ず、電源投入に
より、イの点に（ＶSSL）の電圧が入力される
と、インバータ１１ａの出力はＶDDとなり、しか
もトランジスター１１ｃ，１１ｅ，１１ｄはオ
ン、逆にトランジスター１１ｂ，１１ｆ，１１ｇ
はオフとなつて、コンデンサー１１ｈの両端に
は、インバーター１１ａ、コンデンサー１１ｈ、
トランジスター１１ｄを介してＶSSLに充電され
る。一方、ハの点は前記点イに入力される電圧に
関係なくトランジスター１１ｇのサブストレート
とドレイン及びトランジスター１１ｄのサブスト
レートとソースが共に順方向なのでＶSSLになる
ため、第３図で示す如く時点（to）ではニの点は
同様ＶSSLとなる。従つて、インバーターを構成
するトランジスター１２ｂと１２ｃのゲートには
ＶSSLが加えられ、ＮチヤンネルMOSトランジス
ター１２ｂはオフ、ＰチヤンネルMOSトランジ
スター１２ｃはオンとなり、このインバーターの
出力点ホには電圧（ＶDD）のリセツト信号
（Pr）が出力され前述計時カウンター７を初期値
設定するリセツト状態とする。しかもこのリセツ
ト信号（Pr）はＰチヤンネルMOSトランジスタ
ー１２ａのゲートに加わるがこのトランジスター
１２ａはオフ状態をとるので、コンデンサー１１
ｉの点ニはコンデンサー１１ｉと抵抗１２ｄとの
時定数に従つてＶSSLからＶDDに向つて充電が開
始される。インバーターを形成するトランジスタ
ー１２ｂ，１２ｃのスレツシユホールド電圧を
Vthとすると第３図で示す如く時点（t1）でニ点の
電圧がVthを超えるとトランジスター１２ｂ，１
２ｃは先程とは逆にトランジスター１２ｂがオ
ン、トランジスター１２ｃがオフとなりトランジ
スター１２ａのゲートにはＶSSLが加えられその
結果トランジスター１２ａはオンとなる。トラン
ジスタ１２ａのオン抵抗は抵抗１２ｄに比較して
非常に小さくなる様設計されてあるので今度は抵
抗１２ｄに代りトランジスター１２ａのオン抵抗
によりニの点は急激にＶDDに充電させられる。そ
の結果、時点（t1）で点ホのリセツト信号（Pr）
はＶDDからＶSSLに変り、計時カウンター７のリ
セツト状態が解除される。次に、入力イの点の信
号（Ｐ）がＶDDになると、トランジスター１１
ｃ，１１ｄ，１１ｅはオフ、トランジスター１１
ｂ，１１ｆ，１１ｇはオンとなり、今までＶSSL
に充電されたコンデンサー１１ｈは、インバータ
ー１１ａの出力がＶSSLの為、コンデンサー１１
ｈの点ロの電圧はＶSSL＋ＶSSL＝2VSSL＝ＶSSH
となる。コンデンサー１１ｈの電圧はトランジス
ター１１ｇを介してコンデンサー１１ｉを充電
し、ハの点はＶSSHの昇圧電圧が得られる。尚、
リセツト解除後で抵抗１２ｄをトランジスター１
２ａで短絡してあるのは、昇圧回路１１が働き始
めた時、抵抗１２ｄのままでは昇圧回路１１での
時定数が大きくて等価的に昇圧回路の出力インピ
ーダンスが高くなつてしまうためトランジスター
１２ａのオン抵抗により抵抗１２ｄを短絡し、出
力インピーダンスを下げている。又、発振回路１
の発振開始時間は電源をオンにしてから数
10msec〜数sec後なので昇圧を開始する前時点
（t2）に初期リセツトがかかるように抵抗１２ｄと
コンデンサー１１ｉの容量を決め、発振開始と同
時に昇圧出来る様にしてある。昇圧を開始すると
トランジスター１２ａのゲートにかかる電圧がＶ
SSLからＶSSHとなり、トランジスター１２ａのオ
ン抵抗はより低くなり昇圧回路１１の出力インピ
ーダンスを下げる。更に衝撃等により万一電池が
瞬間的にはづれＶDDの供給が断たれても、コンデ
ンサー１１ｉに蓄えられた電圧がトランジスター
１２ａを通つてＶDDに供給され、コンデンサー１
１ｉが放電する迄の時間の方が長いので時計回路
に対して不本意にリセツトがかかつたりする事は
ない。
上記のような回路を使用することにより、電源
投入時すなわちデイジタル水晶時計における電池
交換時に特別にコンデンサーや抵抗といつた外付
部品を用いる事なく昇圧回路のコンデンサーを利
用する事によつて表示を一定に出来、すなわち複
雑な操作方法を必要とさせられる腕時計使用者に
対し一定の表示から〔本例では1970（年）12
（月）１（日）12（時）00（分）00（秒）〕現時刻
へ修正が出来、操作が簡便になることと、時計製
造工場の時計回路テスト時においてリセツト端子
を時計に設けることなくテストを行えるメリツト
を持つている。
投入時すなわちデイジタル水晶時計における電池
交換時に特別にコンデンサーや抵抗といつた外付
部品を用いる事なく昇圧回路のコンデンサーを利
用する事によつて表示を一定に出来、すなわち複
雑な操作方法を必要とさせられる腕時計使用者に
対し一定の表示から〔本例では1970（年）12
（月）１（日）12（時）00（分）00（秒）〕現時刻
へ修正が出来、操作が簡便になることと、時計製
造工場の時計回路テスト時においてリセツト端子
を時計に設けることなくテストを行えるメリツト
を持つている。
第１図は本発明の実施例を示す回路ブロツク線
図。第２図は第１図に示す昇圧回路１１及び初期
値設定回路１２を詳細に示す回路図、第３図は第
２図の主要部の電圧波形を示すタイムチヤートで
ある。 １…水晶発振回路、２，６…分周回路、４…電
池、７…計時カウンター、１０…デジタル表示装
置、１１…昇圧回路、１２…初期値設定回路。
図。第２図は第１図に示す昇圧回路１１及び初期
値設定回路１２を詳細に示す回路図、第３図は第
２図の主要部の電圧波形を示すタイムチヤートで
ある。 １…水晶発振回路、２，６…分周回路、４…電
池、７…計時カウンター、１０…デジタル表示装
置、１１…昇圧回路、１２…初期値設定回路。
Claims (1)
- １ 電源電池と、発振回路と、該発振回路に接続
され発振信号を分周する分周回路と、該分周回路
の途中段からの信号により制御され前記電源電池
の電圧を昇圧する昇圧回路と、前記分周回路に接
続され、このパルス信号を計数し、初期値設定信
号により初期値内容に設定される計時カウンター
と、該計時カウンターに接続され、その計時内容
をデジタル表示するデジタル表示装置と、前記計
時カウンターに対して初期値設定信号を供給する
初期値設定回路とを備えた電子時計に於いて、前
記初期値設定回路は、前記昇圧回路を構成する昇
圧コンデンサのうちの一端が昇圧出力端子に接続
された昇圧コンデンサの他端に抵抗要素を直列接
続してなる時定数回路と、初期値設定信号を計時
カウンターに出力するCMOSインバータと、前記
抵抗要素の両端に接続され、この抵抗要素の両端
を短絡するスイツチング回路とを有し、前記時定
数回路の前記昇圧コンデンサと前記抵抗要素との
接続点を前記CMOSインバータの入力端子に接続
するとともに、前記CMOSインバータの出力端子
を前記スイツチング回路の入力端子に接続とした
構成であり、前記昇圧コンデンサを前記初期値設
定回路の時定数用コンデンサに兼用したことを特
徴とする電子時計の初期値設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12923778A JPS5557169A (en) | 1978-10-20 | 1978-10-20 | Initial value setting circuit for electronic watch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12923778A JPS5557169A (en) | 1978-10-20 | 1978-10-20 | Initial value setting circuit for electronic watch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5557169A JPS5557169A (en) | 1980-04-26 |
| JPS6225997B2 true JPS6225997B2 (ja) | 1987-06-05 |
Family
ID=15004564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12923778A Granted JPS5557169A (en) | 1978-10-20 | 1978-10-20 | Initial value setting circuit for electronic watch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5557169A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57104882A (en) * | 1980-12-22 | 1982-06-30 | Seiko Epson Corp | Power on clear circuit in electronic watch |
| JPS5934388U (ja) * | 1982-08-27 | 1984-03-03 | ジエコ−株式会社 | デジタル時計 |
-
1978
- 1978-10-20 JP JP12923778A patent/JPS5557169A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5557169A (en) | 1980-04-26 |
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