JPS62260376A - 集積回路チツプ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、差動増幅器に接続されたホール素子を有する
半導体集積回路チップに、またさらに特定化すれば、低
オフセツト出力電圧を持つ、前述のよう康集積回路に関
するものである。

従来の技術 て、一定の動作用電圧が印加されるように対向して設け
られる１組の抵抗性接続部と、まだホール領域の１つの
軸に垂直な方向を持つ別の軸上に置かれる別の対向した
１組の出力用抵抗性接続部とを有する薄いＮ型工ぎタキ
シャル領域を伴う、絶縁されたＰＮジャンクンヨンを含
んでいる。

出力用接続部に現われる電圧は、２つのホール軸と直交
する方向においてホール素子に加えられる磁界に相当す
る大きさと極性とを有している。

ホール素子を磁界のセンサーとして使用する時には、普
通、直交する磁界がゼロならばホール出力電圧もゼロで
あるということが重要である。

しかし、セ゛ロオフセット電圧を持つホール素子を製造
することは不可能であシ、またホール素子オフセット電
圧を２桁も補うよう減少させたり、補償するようなこと
もまた難しい。

低オフセツト電圧のための基本的な要求は、２つのホー
ル素子軸に関する抵抗性接続部の対称性である。

しかし、完全な対称性を得たとしても、処理中ニ、する
いは周囲の保護パッケージによって与えられる、集積回
路中の物理的ストレス（応力）によってオフセット電圧
は存在する。

時々、ゼロオフセット電圧に近い値を持つ集積化された
ホール素子が製造されることがあるが、要因として関係
するストレスが偶然に対向して、影響を除去してしまっ
たためであシ、再現性も有用性・もない。

この状況に対応するだめ、多くのオフセット電圧補償回
路が考案されている。全体的に、それら回路は外部回路
の調節装置によって、ホール素子の動作において測定さ
れた非対称量を求める装置の上になシ立っている。

１つの方法は、１つの軸上にない別の動作用電流接続部
を付加し、そこを通してオフセット電圧調節電流を供給
することである。別のそしてさらに多くの方法は、存在
するホール素子の１つの出力用接続部を通してオフセッ
ト電圧調節電流を供給することである。

それら両・方の方法において、オフセット調節電流の調
節は集積化された各ホール素子が製造された後に行なわ
れる。

アンバランスな動作用電流による方法の説明は、１９７
８年１２月のＩＢＭ技術開示報告第２１巻第７号の２．
７１７〜２，７１８ページにわたって行なわれている。

１．９８４年８月１４日付で公布された、アペリーとヒ
ッグスによる特許ＵＳ　４，４６５，９７６、これは本
発明と同じ代理人から提出されたものであった、の中で
はアンバランスなホール素子出力用電Ｒ，による方法を
具体化した集積型ホール素子が説明されている。

これもまた、本発明と同じ代理人から提出されている、
１，９８６年６月２５日付で公布されたヒッグスとヒュ
ーメニツクによる、審理中の出願ＵＳ　４．５７８．６
９２においては、集積化されたホール素子中のオフセッ
ト電圧に関係するストレスを減少させる直接的な方法を
説明している。

そこでは、４つのホールセルのアレーが、並列に接続さ
れた出力を有し、また１つのセルのオフセット電圧が他
のセルのそれによってオフセットされて、その結果合成
されたオフセット電圧が従来技術において知られている
よりも著しく減少されるように対向する動作用電流を用
いる方法が説明されている。しかし、この特許において
は１つのホール素子として働く４つのホールセルは絶縁
されたモウトを持つ広いＰＮジャンクションに囲まれて
おり、それは半導体基板中の内部ストレスを含む非対称
ドープ領域が４つのホール素子上の非対称ストレスを生
じさせることを防止するよう、周囲回路から４つの自己
補償セルを絶縁することにより、オフセット電圧の発生
をさらに減少させる。

発明の目的 本発明の目的は、４つのホール素子とホール電圧増幅器
とを含む集積回路のオフセット電圧をさらに減少させ、
さらに良く制御しようとすることである。

発明の構成 上記目的ないし課題は本発明により特許請求の範囲第１
項の構成要件により解決される。すなわち集積回路チッ
プは、１つの導電タイプの基板を含むもので、その基板
には、その一方の表面上に成長させた反対のタイプのエ
ピタキシャル層を持っている。

ホール素子は４つの分離されたホールセルのアレーから
成っており、それらセルは並列に接続された出力を持ち
、また工ぎタキシャル層の外側表面のほとんど中央部に
設けられている。

ホール素子全回んでいるエピタキシャル層の別の部分は
ホール電圧増幅用差動増幅回路および他の回路要素を含
んでいる。差動増幅回路は２つのバイポーラ型トランジ
スタを含んでいる。

ホール素子は、ホール素子を囲むモウトによってトラン
ジスタおよび他の要素から分離されている。

モウトは、ホール素子を、周シのエピタキシャル層部分
に組み込まれているストレスからホール素子を絶縁する
ため、中間に反対の極性の工ぎタキシセル材料の帯域を
持つ２つの濃度の高いドープ絶縁壁から作られている。

増幅用トランジスタは互いに他に対して近くに位置し、
それらトランジスタがホール素子に対して等しい熱的結
合を持つように、ホール素子の１つの軸の両側に設けら
れる。それらトランジスタのエミッタ部分は特別に大き
なものであるが、即ちそれらは１つのホール素子の大き
さの、少なくとも１５％程度になるものである。

本発明は、前述の米国特許第４，４６５．９７６号明細
書に説明されているような集積回路、即ち各回路がモウ
トで保護された４つのセル型のホール素子が標準的な差
動増幅器に接続されているような回路、においてはホー
ル素子オフセット電圧の製造におけるチップ間の変動は
、増幅器出力におけるオフセット電圧の変動の源は主と
して増幅器それ自体のバランス制御の欠陥に帰因するも
のであるから、少ないとの認識に立っている。

しかも本発明は、製造された各チップのホール素子と差
動増幅器の結合した、合成オフセット電圧の制御を維持
する罠は、１組の増幅器要素、および特に１組の増幅用
トランジスタがチップ上の主要な発熱源であるホール素
子に対してバランスされたサーマルカップリングを持つ
という必要があることも認めている。

実施例 第１図、第２図および第３図を参照すると、集積回路チ
ップ１０は、Ｐ型シリコン基板１１ヲ覆う二ぎタキシセ
ルポケット１４，１６゜１８および２０に形成された４
つのホール素子のアレーによって作られるホール素子１
２を有している。

それらポケットはＰ＋型の絶縁壁２２の十字形システム
によって分離されている。この４つのセル形ホール素子
は、環状の絶縁壁２４によって囲まれ、また限定されて
いる。

壁２４は外部絶縁壁２６によって囲まれておシ、外部絶
縁壁は壁２４に関して大よそ共心的に隔てられている。

壁２４と２６との間には、Ｎ型エピタキシャル帯域２８
が存在する。ホール素子１２の近くには、エピタキシャ
ルポケット３０および３２がある。第１図において、絶
縁性不動態化層３４はチップ１０のエピタキシャル表面
を覆うように示されている。

集積回路チップ１０の構造的な特徴のいくつかは、チッ
プ１０内におけるホール素子のストレスを最少とするの
に役立ち、また、ホール素子出力電圧に寄与するストレ
スに対称性を与えるものである。

ホール素子１２はチップ１０内の内側寄りに、そして実
際のところチップの中央にあって、チップエツジに関係
するストレスを防止している。

そのことは、曲げや圧縮、によるパッケージストレスを
も減少させる。

４つのプレート４０．４２．４４および４６を有する金
属フィルム導体のシステムはそれぞれ、ホールセル表面
ッ）１４，１６．１８および２０を覆い、まだ電気的に
互いに、そしてセンシングコンタクト３８ａ、３８ｂ、
３８ｃおよび３８ｄに、さらにテストパッド３６に接続
されている。ホールセンシングコンタク）３９ａ。

３ｓｂ、３ｓｃおよび３９ｄは、絶縁性不動態化層３４
における穴（示されていない）を通してそれぞれ、導電
体４０．４２．４４および４６に接続されている。導電
体４０，４２゜４４および４６は各ホールセルの大部分
を覆うように作られ、それによってホールセル表面を同
じ電位とすることによって表面を電気的に安定させ、そ
して時間的によシ少ないドリフトを有するとともに、予
想されるオフセット電圧をよ）低くさせる。

４つのホールセルの各々は、第２図において見られるよ
うに、ホール素子１２の中央に関する放射状の軸方向の
線（示されていない）上に設けられた１対の電力用接続
部５１および５３を持っている。これら接続部の対、５
１ａ−５３ａ、５１ｂ−５３ｂ、５１ｃｍ５３ｃおよび
５１ｄ−５３ｄは並列に、即ち直流電源に接続される時
には、ホール素子の励起電流がホール素子１２の中央に
関して対称的な方射状方向に流れるように、接続される
。小さな十字状接続部５５はＰ十絶縁壁２２を、そして
Ｐ−基板を基としている。金属バンド５０は標準接続線
（示されていない）を通して外部に接地される。

第１図および第２図を参照すると、各ホールセルのため
の電力接続部５１　ａ　　５３　ａ　ｒ　５１　ｂ−５
３ｂ、５１ｃｍ５３ｃおよび５１　ｄ　−５３ｄそれぞ
れもまた、ホール素子１２の出力における、ストレスか
ら生じるオフセット電圧を最少にするためにホールセル
のオフセット電圧を打ち消すような方向で、並列に接続
されている。

ホール素子１２は１１ミクロンの厚さの工ぎタキシャル
層を有しており、また合計５０ミクロンの、例えばＰ十
壁２４とＮ−エピタキシャル帯域２８およびＰ十壁２６
のような均一の添加物の輪郭を持つ広い領域を有するモ
ウトによって囲まれている。このモウトは望しい以上の
チップの実際の面積を占有しているが、多くの場合、こ
のモウトがホール素子上のストレスを改善することによ
って、ホール出力オフセント電圧を良好に制御できるこ
とから、このコストは十分にとシ戻すことができる。こ
のことは、前述の米国特許第４．４６５，９７６号明細
書中に十分説明されている。外側モウ）壁２６Ｈ１０ミ
クロンの幅を持っているが、しかしこれは十分に使い勝
手の良い大きさである。内側モウト壁２４は１０ミクロ
ンの幅である。

多数のウェファは、前述米国特許第４，４６５゜９７６
号中の第２実施例に説明した種類の、何百という数の集
積回路チップを、各々が含むように作られる。

各チップは、２重の絶縁壁状の保護モウト（は！ｌｌ）
によって囲まれた４つのホールセルのアレーと増幅器か
らなるホール素子を有している。

磁界のないところで、ホール素子出力電圧と差動増幅器
出力電圧の測定が行なわれるが、これは１つのウェファ
から、ウェファの全表面にわたってチップ位置を表わす
ような１群の集積回路チップについてのみ、行なわれる
。

このような４つのセル型ホール素子と保護モウトの構成
は、０．３２ｍＶという極めて低い平均ホール素子出力
（オフセット）電圧を発生させた。この量に相当する等
価磁界は約１７ガウスである。さらに期待を上回ったの
は、それらオフセット電圧のチップ間のバラつきが極め
て小さいことであって、即ち、標準偏差は０．２２ｍＶ
であった。

さらに、４つのホール素子オフセット電圧データに対す
るチップの寄与についても、差動増幅器の出力において
オフセット電圧を測定することによって調べられた。

当然、この電圧はホール素子ならびにそれに続く１段の
差動増幅器の両方における非対称性をも含むものである
。この合成オフセット電圧の標準偏差は１３ｍＶであっ
た。

集積チップ１０は、第４図の回路図に示されたような、
即ち、その入力が４つのセルからなるホール素子１２の
出力に接続された、差動増幅器６０を含んでいる。

第４図に見られるように、２つの隣接した、差動的に接
続された増幅用トランジスタ６２および６４は、対称的
に隣接しておシ、また４つのセルからなるホール素子１
２の中心を通る放射状の軸６５の両側に位置決めされる
。ホール素子軸（６５）に関するこの対称的位置は、ホ
ール素子１２への２つのトランジスタ６２および６４の
熱的結合の平衡を与えるものであり、これはホール素子
からそれら２つのトランジスタに同じ割合いで熱を伝達
すること、および、こうしてトランジスタの動作パラメ
ータ、例えば電流利得、の不平衡によって増幅器出力が
不平衡となるのを防ぐことによって行なわれる。

同じ方法によって、増幅器コレクタ抵抗６６と６８は隣
接しており、またホール素子１２の放射状軸６９に関し
て対称的に位置決めされ、同様にエミッタ抵抗７０と７
２も隣接しておシ、ホール素子１２の放射状軸７５の約
２５°以内にある線７３の両側に対称的に位置している
。

これらの位置はまた、各抵抗器の熱的結合を対として、
はとんど完全なものとするのに役立ち、まだホール素子
からの１組の抵抗器各々への熱伝達が等しい割合で行な
われることとなる。

ホール素子の感度は、直接的に、そこを流れる動作用電
流に比例するため、その電流を増加させるか、または所
定のホール素子の両端電圧、例えばＶＣＣｌを増加させ
ることが常に奨励されてきた。しかし、このことはホー
ル素子オフセット電圧をも比例的に増加させてしまうこ
とになる。

保護モウトによって囲まれた４つのセルからなるホール
素子は、前述方法よりもホール素子オフセット電圧を小
さくし、その結果ホール感度対オフセットの比を増大さ
せる。

そして、増幅器要素の組の熱的結合を平衡させることに
よって、動作電流の増加は増幅器に原因するオフセット
電圧上には実質的に何の影響も与えない。

前述の位置は、差動増幅器要素の組の間における熱的傾
斜を減少させるが、同じ要素を同じ寸法と形状にするこ
とは、製造におけるランダム寸法変化による、１組の要
素間の非対称の発生を減少させる。

特に、トランジスタ６２と６４のエミッタ７６と７８は
それぞれ、標準的な通常の集積化されたＮＰＮ　）ラン
ジスタのそれよりも約３０倍も大きく、そして１８．９
００平方ミクロンの面積を有している。このニミッタ面
積は、１つのホールセル、これらは各々４０．０００平
方ミクロンの面積を有している、の半分を占める。

従来技術による前述のような増幅器用トランジスタのエ
ミッタ部分は、正方形であって約６７５平方ミクロンの
面積を有している。それらの２つが並列に接続されて、
差動増幅器用トランジスタの１組を形成する。

エミッタ領域は、電流利得を含む重要なトランジスタパ
ラメータに直接的に関係する。

ここで用いられている広いエミッタ領域は、ダイからダ
イに、またウェファからウェファに、わずかな操作によ
って再現させることができる。

こうして、トランジスタの１組の間でのエミッタ形状比
は極めて安定したものであシ、製造工程における再現性
もよい。実際、通常よりも１０倍大きな面積のエミッタ
領域を作ることは、オフセット電圧の制御を著しく改善
することとなる。

そのことは、もしエミッタ面積が１つのホールセルのそ
れの少なくとも１５％に作られるならば、この形状比は
オフセット電圧の制御上要因としてはるかによシ少ない
重要度の因子（ファクタ）となることを示している。ま
た、エミッタ寸法のよシ良好な制御は、ここで行なわれ
ているように、丸いエミッタを用いること罠よって得ら
れる。

同様な方法によって、エミッタ抵抗は少なくとも４０ミ
クロンの幅を有している。この実施例においては、それ
らの幅は８０ミクロンである。それほど重大なものでは
ないが、同じくコレクタ抵抗も、通常よシ太く作られて
いる。それらは少なくとも１５ミクロンであり、またこ
の実施例においては、それらは２０ミクロンの幅を持っ
ている。

いくつかのウェファは、それぞれが何方もの、前に説明
した望ましい実施例の集積回路チップを含むようにして
作られた。磁界のないところでホール素子出力電圧の測
定が、ウェファの全表面にわたるチップ位置を表わす１
群のチップについて行なわれた。

ホール素子オフセット電圧は、チップ間において０．１
５ｍＶの標準偏差を有していた。差動増幅器の出力にお
いて測定された総合オフセット電圧は２．５ｍＶの標準
偏差を有していた。前述の米国特許第４．４６５．９７
６号の従来技術集積回路は基本的に１本発明の望ましい
実施例と同様の、ホール素子とモウトの設計を有してい
る。

両方の場合における増幅器利得は約１１であシ、従来技
術のチップの総合オフセットの標準偏差が１３ｍＶであ
るのに比し、ここでの総合標準偏差は２．５ｍＶである
ことから、約５倍という極めて大きな改善がもたらされ
た。

望ましい実施例における集積回路は、集積回路技術にお
いて良く知られている、完全に標準的な処理によって作
られる。

しかし、前述のエミッタ抵抗７０および７２、コレクタ
抵抗６６および６８、ならびにトランジスタベース７７
および７９を含む部分は総て、１つのイオン注入ステッ
プ、例えば１．５　Ｘ　１０１５ホウ素原子／ｃＩＩＬ
２のようなステップによって形成されるものであること
を注目すべきである。

この抵抗とベースの同時形成は、達成されたオフセット
電圧の極めて良好な制御に大きく寄与しているとは認め
難い。オフセット制御は増幅器要素の組の平衡のとれた
熱結合の組み合わせと、ホール電圧増幅用トランジスタ
の特別に大きな寸法とによるものである。

これまでに説明されてきた望ましい実施例において、ホ
ールセルは絶縁壁２２によって互いに分離されていたが
、単独のエピタキシャルポケット中に形成された少なく
とも４つのサブホールセルを有するような、他の公知の
複合的なホール素子構成に置換することも、本発明の範
囲内にあるものとして考慮することができる。

発明の効果 ４つのホールセルを持つ集積回路のオフセント電圧を極
めて減少させ、また良く制御できるようになった。

【図面の簡単な説明】

第１図は、ストレス解放モウトによる４つのセルのうち
の２つのホール素子境界と、ホール電圧を増幅するだめ
の大きなトランジスタの組の１つとを示すために面１−
１で切った、本発明の集積回路チップの断面図であり、
第２図は面１−１の位置を含む、第１図の集積回路の部
分的平面図、第６図は不動態化（パッシベーション化）
層の下の金属導体とトランジスタを取り去って破線で表
わした、第２図の集積回路の別の部分的平面図、第２図
および第３図は同じ倍率で描かれているものであって、
第１図の水平倍率に対して０．５８の割合いで縮小され
ている、第４図は第１図、第２図および第３図の集積回
路チップの４つのセルのホール素子ト差動増幅器の内部
接続を示す回路図である。 １０・・・チップ、１１・・・基板、１２・・・ホール
素子、１４，１６，１８．２０・・・アレー、２２゜２
４．２６・・・絶縁壁、２８・・・エピタキシャル帯域
、３０．３２・・・エピタキシャルポケット、３４・・
・不動態（パッシベーション）化層、３６・・・パッド
、３８．３９・・・センシングコンタクト、４０．４２
，４４．４６・・・プレート、５０・・・パッド、５１
．５３・・・電力用接続部、５５・・・十字状接続部、
６０・・・差動増幅器、６２．６４・・・トランジスタ
、６５・・・軸、６６．６８・・・コレクタ抵抗、６９
・・・軸、７０．７２・・・エミッタ抵抗、７５・・・
軸

Claims (1)

1. 【特許請求の範囲】 １、１つの導電型式の半導体基板と、前記基板の一方の
   面上に設けられた反対の導電型式のエピタキシャル層と
   、並列に接続された出力を持つ４つのホールセルのアレ
   ーを含む、前記エピタキシャル層の外側表面のほぼ中央
   部分に設けられたホール素子と、２つのバイポーラ型ト
   ランジスタを備えた差動増幅器回路とを有し、 前記エピタキシャル層の他の部分は前記差動増幅器用の
   トランジスタおよび他の回路要素を備えた前記ホール素
   子を取り囲み、前記ホール素子は前記ホール素子を囲む
   モウトによつて前記トランジスタおよび他の回路要素か
   ら分離しており、前記モウトは前記１つの導電型式の大
   量にドープされた１対の絶縁壁からなり、該絶縁壁は反
   対型式の導電性のエピタキシャル材料の帯を持つていて
   、それらの間では前記ホール素子が、前記ホール素子に
   隣接する前記取り囲むエピタキシャル層部分における組
   み込みストレスから絶縁分離状態におかれることとなり
   、前記トランジスタは互いに接近して、しかも前記トラ
   ンジスタが前記ホール素子に関して等しい熱的結合を持
   つよう前記ホール素子の中心を通る、前記ホール素子の
   １つの軸線の両側に位置決めされ、 前記トランジスタの各エミッタ領域は前記ホールセルの
   １つの領域の約１５％よりも少なくはない、ことを特徴
   とする集積回路チップ。 ２、前記エミッタがエピタキシャル層表面においてほと
   んど円形の形状を持つような、特許請求の範囲第１項記
   載の集積回路チップ。 ３、前記差動増幅器回路がさらに、前記大きなエミッタ
   にそれぞれ接続された２つのエミッタ抵抗を含み、前記
   エミッタ抵抗は４０ミクロンよりも大きな幅と長さを有
   して、製造中において前記抵抗の抵抗値比が精密な許容
   差内に繰り返し維持されるような、特許請求の範囲第２
   項記載の集積回路チツプ。 ４、前記エミッタ抵抗が前記ホール素子の放射軸の２０
   度以内の線の両側に対称的に位置するような、特許請求
   の範囲第３項記載の集積回路チツプ。 ５、前記差動増幅器回路がさらに、前記２つのトランジ
   スタのコレクタにそれぞれ接続された２つのコレクタ負
   荷抵抗を含み、前記抵抗が互いに接近し、また前記ホー
   ル素子の放射軸の２０度以内にある線の両側に位置して
   いるような、特許請求の範囲第１項記載の集積回路チッ
   プ。 ６、前記拡散されたコレクタ抵抗が各々、少なくとも１
   ５ミクロンの幅であるような、特許請求の範囲第５項記
   載の集積回路チップ。