JPS62260447A - 多値信号識別回路 - Google Patents
多値信号識別回路Info
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- JPS62260447A JPS62260447A JP61103643A JP10364386A JPS62260447A JP S62260447 A JPS62260447 A JP S62260447A JP 61103643 A JP61103643 A JP 61103643A JP 10364386 A JP10364386 A JP 10364386A JP S62260447 A JPS62260447 A JP S62260447A
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- signal
- output
- analog
- circuit
- digital converter
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- Pending
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多値直交振幅変調信号の復調に利用する。特に
、受信データを識別するためのクロック同期の位相調整
に関する。
、受信データを識別するためのクロック同期の位相調整
に関する。
最近、無線周波数の有効利用の観点から、１６．６４．
２５６等の多値直交振幅変調方式の研究が行われている
。このような多値変調方式では、最適識別点からのタイ
ミング偏移が符号誤り特性に大きな影響を与える。これ
に関しては、サイトウ （Ｙ。
２５６等の多値直交振幅変調方式の研究が行われている
。このような多値変調方式では、最適識別点からのタイ
ミング偏移が符号誤り特性に大きな影響を与える。これ
に関しては、サイトウ （Ｙ。
５ａｉｔｏ）４ｔｈ、ｒフィーシビリテイ・コンスイダ
レーション・オプ・ハイレベルＣＡＭマルチキャリア・
システム（Ｆｅａｓｉｂｉｌｉｔｙ Ｃｏｎ５ｉｄｅｒ
ａｔｉｏｎ ｏｆ旧ｇｈ−１ｅｖｅｌ ＱＡＭ ）１ｕ
ｌｔｉ−ｃａｒｒｉｅｒ Ｓｙｓｔｅｍ） Ｊ 、ＩＣ
Ｃ’８４、第６６５頁から第６７１真に詳述されている
。したがって、タイミング偏移の小さいクロック同期の
実現が重要な課題である。
レーション・オプ・ハイレベルＣＡＭマルチキャリア・
システム（Ｆｅａｓｉｂｉｌｉｔｙ Ｃｏｎ５ｉｄｅｒ
ａｔｉｏｎ ｏｆ旧ｇｈ−１ｅｖｅｌ ＱＡＭ ）１ｕ
ｌｔｉ−ｃａｒｒｉｅｒ Ｓｙｓｔｅｍ） Ｊ 、ＩＣ
Ｃ’８４、第６６５頁から第６７１真に詳述されている
。したがって、タイミング偏移の小さいクロック同期の
実現が重要な課題である。
第７図は一般的な従来例クロック同期回路のブロック構
成図を示す。
成図を示す。
このクロック同期回路は、全波整流回路７１により復調
信号を全波整流してクロック成分を抽出し、このクロッ
ク成分を共振回路７２、リミッタ回路７３および位相ロ
ックループにより振幅変動成分および雑音成分を抑圧す
る。位相ロンクループは乗算器７４、低域通過フィルタ
７５および電圧制御発振器７６により構成される。この
ようにして得られた再生クロックを位相器７７で最適な
位相に調整し、識別回路に出力する。
信号を全波整流してクロック成分を抽出し、このクロッ
ク成分を共振回路７２、リミッタ回路７３および位相ロ
ックループにより振幅変動成分および雑音成分を抑圧す
る。位相ロンクループは乗算器７４、低域通過フィルタ
７５および電圧制御発振器７６により構成される。この
ようにして得られた再生クロックを位相器７７で最適な
位相に調整し、識別回路に出力する。
しかし、上述の従来例クロック同期回路では、電圧制御
発振器７６の周波数変動や周囲温度の変動により再生ク
ロックの位相が変動し、識別タイミングが最適な位相か
らずれる場合が生じる。したがって、多値直交振幅変調
方式で使用するには適していない。
発振器７６の周波数変動や周囲温度の変動により再生ク
ロックの位相が変動し、識別タイミングが最適な位相か
らずれる場合が生じる。したがって、多値直交振幅変調
方式で使用するには適していない。
本発明は、周波数や温度変動による識別タイミングの位
相誤差を抑圧して多値直交振幅変調信号を識別する多値
信号識別回路を提供することを目的とする。
相誤差を抑圧して多値直交振幅変調信号を識別する多値
信号識別回路を提供することを目的とする。
本発明の多値信号識別回路は、２Ｎ値の受信ベースバン
ド信号を識別するアナログディジタル変換器と、このア
ナログディジタル変換器の識別タイミングを最適に調整
する調整手段とを備えた多値信号識別回路において、上
記アナログディジタル変換器はＮ＋Ｍビットの２ （ａ
信号列を出力する構成であり、上記調整手段は、上記受
信ベースバンド信号振幅の傾き方向を判定する手段と、
この手段が判定した傾き方向と上記アナログディジタル
変換器の下位Ｍビットの出力値とにより位相のずれを求
める演算手段とを含むことを特徴とする。
ド信号を識別するアナログディジタル変換器と、このア
ナログディジタル変換器の識別タイミングを最適に調整
する調整手段とを備えた多値信号識別回路において、上
記アナログディジタル変換器はＮ＋Ｍビットの２ （ａ
信号列を出力する構成であり、上記調整手段は、上記受
信ベースバンド信号振幅の傾き方向を判定する手段と、
この手段が判定した傾き方向と上記アナログディジタル
変換器の下位Ｍビットの出力値とにより位相のずれを求
める演算手段とを含むことを特徴とする。
ここで、ＮおよびＭは１以上の整数である。
本発明の多値信号識別回路は、受信ベースバンド信号を
Ｎ＋Ｍビットのディジタル信号に変換し、その出力の上
位Ｎビットを識別出力とし、この識別出力の傾きと下位
Ｍビットで示される誤差量との演算値によりクロック位
相を調整する。
Ｎ＋Ｍビットのディジタル信号に変換し、その出力の上
位Ｎビットを識別出力とし、この識別出力の傾きと下位
Ｍビットで示される誤差量との演算値によりクロック位
相を調整する。
２Ｎ値の受信ベースバンド信号を２値化すると、Ｎビッ
トの信号が得られる。したがって、２Ｎ値の信号をＮ十
Ｍビットで識別すると、上位Ｎビットに識別出力信号が
得られ、下位Ｍビットに識別タイミングの誤差による誤
差信号が得られる。
トの信号が得られる。したがって、２Ｎ値の信号をＮ十
Ｍビットで識別すると、上位Ｎビットに識別出力信号が
得られ、下位Ｍビットに識別タイミングの誤差による誤
差信号が得られる。
すなわち、識別タイミングの誤差があると、予想される
ディジタル値より大きな値がアナログディジタル変換器
から出力される。ここで、識別タイミングがある程度小
さいとすると、アナログディジタル変換器の下位Ｍビッ
トが識別タイミングの誤差を示すことになる。
ディジタル値より大きな値がアナログディジタル変換器
から出力される。ここで、識別タイミングがある程度小
さいとすると、アナログディジタル変換器の下位Ｍビッ
トが識別タイミングの誤差を示すことになる。
受信ベースバンド信号の傾きが正の場合には、識別タイ
ミングが遅れると誤差が正となり、識別タイミングが速
くなると誤差が負となる。傾きが負の場合には、誤差の
符号が逆となる。したがって、誤差と傾きの極性との積
の符号は常に識別タイミングの誤差の符号と一致する。
ミングが遅れると誤差が正となり、識別タイミングが速
くなると誤差が負となる。傾きが負の場合には、誤差の
符号が逆となる。したがって、誤差と傾きの極性との積
の符号は常に識別タイミングの誤差の符号と一致する。
本発明の多値信号識別回路は、この原理を利用して識別
クイミングの調整を行う。
クイミングの調整を行う。
第１図は本発明第一実施例多値信号識別回路のブロック
構成図である。この実施例は、Ｎ＝２、Ｍ−２ すなわち４値信号を識別し、２ビツトの誤差信号により
クロック位相を調整する回路である。
構成図である。この実施例は、Ｎ＝２、Ｍ−２ すなわち４値信号を識別し、２ビツトの誤差信号により
クロック位相を調整する回路である。
入力端子１には４値の受信ベースバンド信号が入力され
る。入力端子１はアナログディジタル変換器２に接続さ
れる。アナログディジタル変換器２の第１、第２ビツト
出力Ｄ１、Ｄ２は、出力端子３および傾き判定回路４に
供給される。アナログディジタル変換器２の第３ビツト
出力Ｄ３は、排他的論理和回路５の第一の入力と、フリ
ップフロップ６のデータ人力りとに供給される。アナロ
グディジタル変換器２の第４ビツト出力Ｄ４は、排他的
論理和回路５の第二の入力に供給される。排他的論理和
回路５の出力は、フリップフロップ６のクロック人力Ｃ
に供給される。傾き判定回路４の出力およびフリップフ
ロップ６の出力Ｑは、乗算器７に供給される。乗算器７
の出力は、平滑フィルタ８を介して電圧制御発振器９に
供給される。電圧制御発振器９は、アナログディジタル
変換器２と、傾き判定回路４とに接続される。
る。入力端子１はアナログディジタル変換器２に接続さ
れる。アナログディジタル変換器２の第１、第２ビツト
出力Ｄ１、Ｄ２は、出力端子３および傾き判定回路４に
供給される。アナログディジタル変換器２の第３ビツト
出力Ｄ３は、排他的論理和回路５の第一の入力と、フリ
ップフロップ６のデータ人力りとに供給される。アナロ
グディジタル変換器２の第４ビツト出力Ｄ４は、排他的
論理和回路５の第二の入力に供給される。排他的論理和
回路５の出力は、フリップフロップ６のクロック人力Ｃ
に供給される。傾き判定回路４の出力およびフリップフ
ロップ６の出力Ｑは、乗算器７に供給される。乗算器７
の出力は、平滑フィルタ８を介して電圧制御発振器９に
供給される。電圧制御発振器９は、アナログディジタル
変換器２と、傾き判定回路４とに接続される。
アナログディジタル変換器２は、４値の受信ベースバン
ド信号に対して、４ビツトの２植体号列を出力する。こ
れにより、第１ビツト出力Ｄ１および第２ビツト出力Ｄ
２に識別出力信号が得られ、第３ビツト出力Ｄ３および
第４ビツト出力Ｄ４に誤差信号が得られる。
ド信号に対して、４ビツトの２植体号列を出力する。こ
れにより、第１ビツト出力Ｄ１および第２ビツト出力Ｄ
２に識別出力信号が得られ、第３ビツト出力Ｄ３および
第４ビツト出力Ｄ４に誤差信号が得られる。
傾き判定回路４は、識別点における受信ベースバンド信
号の微係数の極性ｍ、すなわち傾きの方向を求める。
号の微係数の極性ｍ、すなわち傾きの方向を求める。
排他的論理和回路５は、アナログディジタル変換器２の
第３ビツト出力Ｄ３および第４ビツト出力Ｄ４の排他的
論理和を求め、これをフリップフロップ６のクロック人
力Ｃに供給する。フリップフロンプロは、クロック人力
Ｃに「１」が入力されたときに、第３ビツト出力Ｄ３の
値を乗算器７に出力する。
第３ビツト出力Ｄ３および第４ビツト出力Ｄ４の排他的
論理和を求め、これをフリップフロップ６のクロック人
力Ｃに供給する。フリップフロンプロは、クロック人力
Ｃに「１」が入力されたときに、第３ビツト出力Ｄ３の
値を乗算器７に出力する。
したがって、入力信号レベルの最適点からの偏移が±ｄ
／４以下のときには、フリップフロップ６は第３ピント
出力Ｄ３を出力し、偏移がこれより大きいときには、フ
リップフロップ６は前の状態をホールドする。ここで、
「ｄ」は最小信号量電圧を表す。
／４以下のときには、フリップフロップ６は第３ピント
出力Ｄ３を出力し、偏移がこれより大きいときには、フ
リップフロップ６は前の状態をホールドする。ここで、
「ｄ」は最小信号量電圧を表す。
乗算器７は、傾き判定回路４の出力した極性ｍと、フリ
ップフロンプロの出力Ｑとを乗算する。
ップフロンプロの出力Ｑとを乗算する。
平滑フィルタ８は、乗算器７の出力を積分して電圧制御
発振器９に制御信号を供給する。電圧制御発振器９は、
アナログディジタル変換器２および傾き判定回路４に、
識別タイミングを示すクロックを供給する。
発振器９に制御信号を供給する。電圧制御発振器９は、
アナログディジタル変換器２および傾き判定回路４に、
識別タイミングを示すクロックを供給する。
第１表にアナログディジタル変換器２、排他的論理和回
路５、フリップフロップ６および乗算器７の出力の関係
を示す。表中において、ｒＡ／Ｄ出力」、ｒ ＥＸＯＲ
Ｊ、ｒＦＦＪ、「乗算器」は、それぞれアナログディジ
タル変換器２、排他的論理和回路５、フリップフロップ
６および乗算器７の出力を示し、「〜」は直前の状態を
ホールドすることを示す。
路５、フリップフロップ６および乗算器７の出力の関係
を示す。表中において、ｒＡ／Ｄ出力」、ｒ ＥＸＯＲ
Ｊ、ｒＦＦＪ、「乗算器」は、それぞれアナログディジ
タル変換器２、排他的論理和回路５、フリップフロップ
６および乗算器７の出力を示し、「〜」は直前の状態を
ホールドすることを示す。
第１表
第２図は傾き判定回路４のブロック構成図を示す。
アナログディジタル変換器２の第１ビツト出力Ｄ１は、
フリップフロップ４１のデータ入力とディジタル比較器
４３とに供給される。アナログディジタル変換器２の第
２ビツト出力Ｄ２は、フリップフロップ４２のデータ入
力とディジタル比較器４３とに供給される。電圧制御発
振器９からのクロック人力は、フリップフロップ４１．
４２のクロック入力に供給される。フリップフロップ４
１．４２の出力はディジタル比較器４３に供給される。
フリップフロップ４１のデータ入力とディジタル比較器
４３とに供給される。アナログディジタル変換器２の第
２ビツト出力Ｄ２は、フリップフロップ４２のデータ入
力とディジタル比較器４３とに供給される。電圧制御発
振器９からのクロック人力は、フリップフロップ４１．
４２のクロック入力に供給される。フリップフロップ４
１．４２の出力はディジタル比較器４３に供給される。
ディジタル比較器４３は乗算器７に接続される。
フリップフロップ４１は、アナログディジタル変換器２
の第１ビツト出力Ｄ１をサンプリングし、出力ＤＩ’を
ディジタル比較器４３に供給する。フリップフロップ４
２は、アナログディジタル変換器２の第２ビツト出力Ｄ
２をサンプリングし、出力Ｄ２Ｎをディジタル比較器４
３に供給する。
の第１ビツト出力Ｄ１をサンプリングし、出力ＤＩ’を
ディジタル比較器４３に供給する。フリップフロップ４
２は、アナログディジタル変換器２の第２ビツト出力Ｄ
２をサンプリングし、出力Ｄ２Ｎをディジタル比較器４
３に供給する。
ディジタル比較器４３には、第１ビツト出力Ｄ１および
第２ビツト出力Ｄ２で表される値りと、この１クロック
前の値Ｄ′とが入力され、その大小を比較する。したが
って、ディジクル比較器４３の出力は識別点における受
信ベースバンド信号の微係数の極性ｍに等しい。これら
の値の関係を第２表に示す。
第２ビツト出力Ｄ２で表される値りと、この１クロック
前の値Ｄ′とが入力され、その大小を比較する。したが
って、ディジクル比較器４３の出力は識別点における受
信ベースバンド信号の微係数の極性ｍに等しい。これら
の値の関係を第２表に示す。
第２表
次に、アナログディジタル変換器２における識別タイミ
ングの誤差の方向と、乗算器７の出力の符号が一致する
ことを説明する。。
ングの誤差の方向と、乗算器７の出力の符号が一致する
ことを説明する。。
第３図および第４図は受信ベースバンド信号とタイミン
グ誤差との関係を示す。第３図は受信ベースバンド信号
の傾きが正、すなわちｍ＝１の場合を示し、第４図は傾
きが負、すなわちｍ＝−１の場合を示す。
グ誤差との関係を示す。第３図は受信ベースバンド信号
の傾きが正、すなわちｍ＝１の場合を示し、第４図は傾
きが負、すなわちｍ＝−１の場合を示す。
まず、傾きが正であり、識別タイミングが最適タイミン
グから遅れて位相偏移Δｔが正となった場合を説明する
。このときには、アナログディジタル変換器２の第３ビ
ツト出力Ｄ３が「１」となる。
グから遅れて位相偏移Δｔが正となった場合を説明する
。このときには、アナログディジタル変換器２の第３ビ
ツト出力Ｄ３が「１」となる。
ここで、第４ビツト出力Ｄ４が「１」であれば、信号レ
ベルの最適点からの偏移が±ｄ／４以上と太き（、この
場合には乗算器７の出力は直前の値にホールドされる。
ベルの最適点からの偏移が±ｄ／４以上と太き（、この
場合には乗算器７の出力は直前の値にホールドされる。
第４ビツト出力Ｄ４が「−１」であれば、フリップフロ
ップ６が「１」を出力するので、乗算器７の出力は「１
」となる。
ップ６が「１」を出力するので、乗算器７の出力は「１
」となる。
傾きが正で位相偏移Δｔが負の場合には、第３ビツト出
力Ｄ３が「−１」となる。このとき、第４ビツト出力Ｄ
４が「−１」であれば信号レベルの偏移が±ｄ／４以上
であり、フリップフロップ６および乗算器７の出力はホ
ールドされる。第４ビツト出力Ｄ４が「１」であれば、
フリップフロップ６が「−１」を出力し、乗算器７の出
力は「−１」となる。
力Ｄ３が「−１」となる。このとき、第４ビツト出力Ｄ
４が「−１」であれば信号レベルの偏移が±ｄ／４以上
であり、フリップフロップ６および乗算器７の出力はホ
ールドされる。第４ビツト出力Ｄ４が「１」であれば、
フリップフロップ６が「−１」を出力し、乗算器７の出
力は「−１」となる。
傾きが負の場合には、位相偏移Δｔが正のときに第３ビ
ツト出力Ｄ３が「−１」となり、負のときに第３ビツト
出力Ｄ３が「１」となる。したがって傾きが正の場合と
同様に、位相偏移Δｔが正のときには乗算器７の出力が
「１」となり、位相偏移Δｔが負のときには乗算器７の
出力が「−１」となる。位相偏移Δｔが大きいときには
、乗算器７の出力はホールドされる。
ツト出力Ｄ３が「−１」となり、負のときに第３ビツト
出力Ｄ３が「１」となる。したがって傾きが正の場合と
同様に、位相偏移Δｔが正のときには乗算器７の出力が
「１」となり、位相偏移Δｔが負のときには乗算器７の
出力が「−１」となる。位相偏移Δｔが大きいときには
、乗算器７の出力はホールドされる。
このように乗算器７は、受信ベースバンド信号の傾きに
依存せずに、識別タイミングの誤差方向に対応した符号
を出力する。この出力を平滑フィルタ８で積分し、これ
を電圧制御発振器９の制御信号とすることにより、識別
タイミングの誤差を自動的に小さくするように追従でき
る。
依存せずに、識別タイミングの誤差方向に対応した符号
を出力する。この出力を平滑フィルタ８で積分し、これ
を電圧制御発振器９の制御信号とすることにより、識別
タイミングの誤差を自動的に小さくするように追従でき
る。
第５図は本発明第二実施例多値信号識別回路のブロック
構成図である。この実施例も第一実施例と同様に、 Ｎ＝２、Ｍ＝２ すなわち４植体号を識別し、２ビツトの誤差信号により
クロック位相を調整する回路である。本実施例は、傾き
判定を行うための回路構成が第一実施例と異なる。
構成図である。この実施例も第一実施例と同様に、 Ｎ＝２、Ｍ＝２ すなわち４植体号を識別し、２ビツトの誤差信号により
クロック位相を調整する回路である。本実施例は、傾き
判定を行うための回路構成が第一実施例と異なる。
入力端子１には４値の受信ベースバンド信号が入力され
る。入力端子１は、アナログディジタル変換器２および
２′に接続される。アナログディジタル変換器２の第１
、第２ビツト出力ＤＩ、Ｄ２と、アナログディジタル変
換器２′の第１、第２ビツト出力Ｄ１、Ｄ２とは、ディ
ジタル比較器４３に供給される。アナログディジタル変
換器２の第３ビツト出力Ｄ３は、排他的論理和回路５の
第一の入力と、フリップフロップ６のデータ人力りとに
供給される。アナログディジタル変換器２の第４ビツト
出力Ｄ４は、排他的論理和回路５の第二の入力に供給さ
れる。排他的論理和回路５の出力は、フリップフロンプ
ロのクロック人力Ｃに供給される。ディジタル比較器４
３の出力およびフリップフロップ６の出力Ｑは、乗算器
７に供給される。乗算器７の出力は、平滑フィルタ８を
介して、電圧制御発振器９に供給される。電圧制御発振
器９は、１７２分周回路１０を介してアナログディジタ
ル変換器２に接続され、フリップフロップ１１および１
／２分周回路１２を介してアナログディジタル変換器２
′に接続される。
る。入力端子１は、アナログディジタル変換器２および
２′に接続される。アナログディジタル変換器２の第１
、第２ビツト出力ＤＩ、Ｄ２と、アナログディジタル変
換器２′の第１、第２ビツト出力Ｄ１、Ｄ２とは、ディ
ジタル比較器４３に供給される。アナログディジタル変
換器２の第３ビツト出力Ｄ３は、排他的論理和回路５の
第一の入力と、フリップフロップ６のデータ人力りとに
供給される。アナログディジタル変換器２の第４ビツト
出力Ｄ４は、排他的論理和回路５の第二の入力に供給さ
れる。排他的論理和回路５の出力は、フリップフロンプ
ロのクロック人力Ｃに供給される。ディジタル比較器４
３の出力およびフリップフロップ６の出力Ｑは、乗算器
７に供給される。乗算器７の出力は、平滑フィルタ８を
介して、電圧制御発振器９に供給される。電圧制御発振
器９は、１７２分周回路１０を介してアナログディジタ
ル変換器２に接続され、フリップフロップ１１および１
／２分周回路１２を介してアナログディジタル変換器２
′に接続される。
本実施例は、二つのアナログディジタル変換器２．２′
を位相の異なるクロックで動作させ、得られた二つの値
の大小を比較して受信ベースバンド信号の傾きを判定す
るものである。他の構成に関しては第一実施例と同等な
ので、以下の説明では省略する。
を位相の異なるクロックで動作させ、得られた二つの値
の大小を比較して受信ベースバンド信号の傾きを判定す
るものである。他の構成に関しては第一実施例と同等な
ので、以下の説明では省略する。
１７２分周回路１０は、電圧制御回路９の出力信号を１
７２分周し、アナログディジタル変換器２にクロックを
供給する。フリップフロップ１１は、電圧制御発振器９
の出力信号を遅延させ、１７２分周回路１２を介してア
ナログディジタル変換器２′にクロックを供給する。
７２分周し、アナログディジタル変換器２にクロックを
供給する。フリップフロップ１１は、電圧制御発振器９
の出力信号を遅延させ、１７２分周回路１２を介してア
ナログディジタル変換器２′にクロックを供給する。
第６図はタイムチャートを示す。（ａｌは電圧制御発振
器９の出力信号、（ｂ）は１７２分周回路１０の出力信
号、（Ｃ）はフリップフロップ１１の出力信号、（ｄｌ
は１７２分周回路１２の出力信号をそれぞれ示す。
器９の出力信号、（ｂ）は１７２分周回路１０の出力信
号、（Ｃ）はフリップフロップ１１の出力信号、（ｄｌ
は１７２分周回路１２の出力信号をそれぞれ示す。
アナログディジタル変換器２は、１７２分周回路１０の
出力信号の立ち上がり点で入力信号レベルを取り込む。
出力信号の立ち上がり点で入力信号レベルを取り込む。
これに対してアナログディジタル変換器２′は、１７２
分周回路１０の出力信号から一周期遅延した１７２分周
回路１２の出力信号の立ち上がり点で入力信号レベルを
取り込む。二つのアナログディジタル変換器２．２′の
動作タイミングがずれているので、互いの第１、第２ビ
ツト出力Ｄ１、Ｄ２をディジタル比較器４３で比較して
、受信ベースバンド信号の微係数の極性を求めることが
できる。
分周回路１０の出力信号から一周期遅延した１７２分周
回路１２の出力信号の立ち上がり点で入力信号レベルを
取り込む。二つのアナログディジタル変換器２．２′の
動作タイミングがずれているので、互いの第１、第２ビ
ツト出力Ｄ１、Ｄ２をディジタル比較器４３で比較して
、受信ベースバンド信号の微係数の極性を求めることが
できる。
以上の実施例では、
Ｍ＝２、Ｎ＝２
の場合を例に説明したが、他の値でも本発明を同様に実
施できる。
施できる。
また、以上の実施例では、受信ベースバンド信号の傾き
判定をアナログディジタル変換器の出力を用いて行って
いるが、その入力信号を用いて判定しても本発明を同様
に実施できる。
判定をアナログディジタル変換器の出力を用いて行って
いるが、その入力信号を用いて判定しても本発明を同様
に実施できる。
以上説明したように、本発明の多値信号識別回路は、入
力された多値信号を識別するために必要な以上のビット
数でこの多値信号を識別し、これにより得られた誤差信
号と受信ベースバンド信号の傾きと積を用いて電圧制御
発振器を制御する。
力された多値信号を識別するために必要な以上のビット
数でこの多値信号を識別し、これにより得られた誤差信
号と受信ベースバンド信号の傾きと積を用いて電圧制御
発振器を制御する。
したがって、周波数変動や温度変動により生じる識別タ
イミングの誤差を抑圧することができる。
イミングの誤差を抑圧することができる。
本発明は、識別タイミングを高精度に調整できるので、
１６．６４．２ＳＱＡＭ方式等の多値直交振幅変調方式
に利用して、高精度かつ高安定な復調器を実現できる効
果がある。
１６．６４．２ＳＱＡＭ方式等の多値直交振幅変調方式
に利用して、高精度かつ高安定な復調器を実現できる効
果がある。
第１図は本発明第−実施例多ｌＩ！！信号識別回路のブ
ロック構成図。 第２図は傾き判定回路のブロック構成図。 第３回は受信ベースバンド信号とタイミング誤差との関
係を示す図。 第４図は受信ベースバンド信号とタイミング誤差との関
係を示す図。 第５図は本発明第二実施例多値信号識別回路のブロック
構成図。 第６図はタイムチャート。 第７図は従来例クロック同期回路のブロック構成図。 １・・・入力端子、２．２′・・・アナログディジタル
変換器、３・・・出力端子、４・・・傾き判定回路、４
１・・・フリップフロップ、４２・・・フリップフロッ
プ、４３・・・ディジタル比較器、５・・・排他的論理
和回路、６・・・フリップフロップ、７・・・乗算器、
８・・・平滑フィルタ、９・・・電圧制御発振器、１０
・・・１７２分周回路、１１・・・フリップフロップ、
１２・・・１７２分周回路。 特許出願人 日本電信電話株式会社 代理人 弁理士 井 出 直 孝 ・。 ””’Ｉ２．”Ｖ 屓 ２ 図 イ（蟇１ヨー ）７＼′工 Ｍ ３ 図 ４日―、 ！ のく 負 尤 ４ ロ 見二実施例 ３５ 図 ４ｔＫ”ｆレベル
復調へ−人八ンド侶号３６図
ロック構成図。 第２図は傾き判定回路のブロック構成図。 第３回は受信ベースバンド信号とタイミング誤差との関
係を示す図。 第４図は受信ベースバンド信号とタイミング誤差との関
係を示す図。 第５図は本発明第二実施例多値信号識別回路のブロック
構成図。 第６図はタイムチャート。 第７図は従来例クロック同期回路のブロック構成図。 １・・・入力端子、２．２′・・・アナログディジタル
変換器、３・・・出力端子、４・・・傾き判定回路、４
１・・・フリップフロップ、４２・・・フリップフロッ
プ、４３・・・ディジタル比較器、５・・・排他的論理
和回路、６・・・フリップフロップ、７・・・乗算器、
８・・・平滑フィルタ、９・・・電圧制御発振器、１０
・・・１７２分周回路、１１・・・フリップフロップ、
１２・・・１７２分周回路。 特許出願人 日本電信電話株式会社 代理人 弁理士 井 出 直 孝 ・。 ””’Ｉ２．”Ｖ 屓 ２ 図 イ（蟇１ヨー ）７＼′工 Ｍ ３ 図 ４日―、 ！ のく 負 尤 ４ ロ 見二実施例 ３５ 図 ４ｔＫ”ｆレベル
復調へ−人八ンド侶号３６図
Claims (1)
- （１）２＾Ｎ値の受信ベースバンド信号を識別するアナ
ログディジタル変換器と、 このアナログディジタル変換器の識別タイミングを最適
に調整する調整手段と を備えた多値信号識別回路において、 上記アナログディジタル変換器はＮ＋Ｍ（ＮおよびＭは
１以上の整数）ビットの２値信号列を出力する構成であ
り、 上記調整手段は、 上記受信ベースバンド信号振幅の傾き方向を判定する手
段と、 この手段が判定した傾き方向と上記アナログディジタル
変換器の下位Ｍビットの出力値とにより位相のずれを求
める演算手段と を含む ことを特徴とする多値信号識別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103643A JPS62260447A (ja) | 1986-05-06 | 1986-05-06 | 多値信号識別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103643A JPS62260447A (ja) | 1986-05-06 | 1986-05-06 | 多値信号識別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62260447A true JPS62260447A (ja) | 1987-11-12 |
Family
ID=14359449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61103643A Pending JPS62260447A (ja) | 1986-05-06 | 1986-05-06 | 多値信号識別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62260447A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316337A (ja) * | 1989-03-13 | 1991-01-24 | Hitachi Ltd | タイミング抽出回路，それを利用した通信システム及びタイミング抽出方法並びに通信装置 |
| JPH0693677B2 (ja) * | 1987-01-12 | 1994-11-16 | 富士通株式会社 | 識別タイミング制御回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6171736A (ja) * | 1984-09-17 | 1986-04-12 | Nec Corp | 微係数判別回路 |
-
1986
- 1986-05-06 JP JP61103643A patent/JPS62260447A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6171736A (ja) * | 1984-09-17 | 1986-04-12 | Nec Corp | 微係数判別回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0693677B2 (ja) * | 1987-01-12 | 1994-11-16 | 富士通株式会社 | 識別タイミング制御回路 |
| JPH0316337A (ja) * | 1989-03-13 | 1991-01-24 | Hitachi Ltd | タイミング抽出回路，それを利用した通信システム及びタイミング抽出方法並びに通信装置 |
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