JPS6226190B2 - - Google Patents
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- JPS6226190B2 JPS6226190B2 JP54104180A JP10418079A JPS6226190B2 JP S6226190 B2 JPS6226190 B2 JP S6226190B2 JP 54104180 A JP54104180 A JP 54104180A JP 10418079 A JP10418079 A JP 10418079A JP S6226190 B2 JPS6226190 B2 JP S6226190B2
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- Japan
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- floating gate
- fet
- gate
- active
- voltage
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、一般的には、電気的に可変の又はプ
ログラム可能な固体メモリ素子及びFETに係
り、更に具体的に云えば、LSI回路の製造に於て
用いられる導通パラメータ調整装置に係る。
ログラム可能な固体メモリ素子及びFETに係
り、更に具体的に云えば、LSI回路の製造に於て
用いられる導通パラメータ調整装置に係る。
集積回路の半導体チツプ上に接続された多数の
素子の製造及び設計に於て遭遇する１つの典型的
な問題は、チツプ上に集積化された種々の素子の
間の電圧レベルを整合させることである。演算増
幅器のオフセツト電圧レベル、デイジタル―アナ
ログ変換回路の直線性、スイツチ及びトリガ回路
に於ける可変閾値レベル等に於ける多くの問題
は、個々の回路素子がチツプ上に形成されるとき
に生じる寸法、導電率等に於ける小さな変動によ
つて、多数の僅かに異なる電圧動作点を有する装
置が形成されることから生じている。チツプ上に
於ける種々の素子の動作電圧を調整して全体的な
回路の性能を増すために、謂ゆる調整技術が当技
術分野に於て広く用いられている。レーザ食刻又
は化学的に食刻され得る可変抵抗、レーザ等を用
いることにより切断され得る溶融可能な金属リン
ク、選択的に短絡又は接続され得るツエナー・ダ
イオードの配列体等はすべて、今日行われている
調整操作を用いている。用いられている能動抵抗
領域、キヤパシタ・プレートの食刻により減少さ
れ得る能動キヤパシタンス等を変えることも同様
な技術である。
素子の製造及び設計に於て遭遇する１つの典型的
な問題は、チツプ上に集積化された種々の素子の
間の電圧レベルを整合させることである。演算増
幅器のオフセツト電圧レベル、デイジタル―アナ
ログ変換回路の直線性、スイツチ及びトリガ回路
に於ける可変閾値レベル等に於ける多くの問題
は、個々の回路素子がチツプ上に形成されるとき
に生じる寸法、導電率等に於ける小さな変動によ
つて、多数の僅かに異なる電圧動作点を有する装
置が形成されることから生じている。チツプ上に
於ける種々の素子の動作電圧を調整して全体的な
回路の性能を増すために、謂ゆる調整技術が当技
術分野に於て広く用いられている。レーザ食刻又
は化学的に食刻され得る可変抵抗、レーザ等を用
いることにより切断され得る溶融可能な金属リン
ク、選択的に短絡又は接続され得るツエナー・ダ
イオードの配列体等はすべて、今日行われている
調整操作を用いている。用いられている能動抵抗
領域、キヤパシタ・プレートの食刻により減少さ
れ得る能動キヤパシタンス等を変えることも同様
な技術である。
それらの調整技術は、例えばISSCC Digest of
Technical Papers、1977年、第6061頁に於けるJ.
J.Price等による“Ａ Precision Slope Polarity
Switch for ａ Monolithic Telephone Quality
Delta Modulator”と題する論文、ISSCC Digest
of Technical Papers、1977年、第214頁及び第
215頁に於けるFredericksen等による“Ａ
Single Chip、All Bipolar、Camera Control I.
C.”と題する論文、ISSCC Digest of Technical
PaPers、1977年、第104頁及び第105頁に於ける
D.T.Comerによる“Ａ Monolithic Twelve Bit
Ｄ／Ａ Converter”と題する論文等に示されて
いる。
Technical Papers、1977年、第6061頁に於けるJ.
J.Price等による“Ａ Precision Slope Polarity
Switch for ａ Monolithic Telephone Quality
Delta Modulator”と題する論文、ISSCC Digest
of Technical Papers、1977年、第214頁及び第
215頁に於けるFredericksen等による“Ａ
Single Chip、All Bipolar、Camera Control I.
C.”と題する論文、ISSCC Digest of Technical
PaPers、1977年、第104頁及び第105頁に於ける
D.T.Comerによる“Ａ Monolithic Twelve Bit
Ｄ／Ａ Converter”と題する論文等に示されて
いる。
集積回路技術に於て用いられている従来の調整
技術に於ける問題は通常の意味で可逆でないこと
である。ツエナー・ダイオードのリードの短絡、
抵抗材料の除去、又は同様な操作等に於て能動リ
ンクが一旦破壊されると、その素子に於ける変動
により制御されるパラメータは逆方向に修正され
得ない。更に、レーザ食刻又はリンク溶融技術に
より調整されているパラメータは最終的調整が正
確に行われる様に調整中注意深く監視されねばな
らない。これは、特に超小型の集積回路チツプの
場合に於て、経費及び時間を要する操作である。
技術に於ける問題は通常の意味で可逆でないこと
である。ツエナー・ダイオードのリードの短絡、
抵抗材料の除去、又は同様な操作等に於て能動リ
ンクが一旦破壊されると、その素子に於ける変動
により制御されるパラメータは逆方向に修正され
得ない。更に、レーザ食刻又はリンク溶融技術に
より調整されているパラメータは最終的調整が正
確に行われる様に調整中注意深く監視されねばな
らない。これは、特に超小型の集積回路チツプの
場合に於て、経費及び時間を要する操作である。
従つて、本発明の目的は、電気的に可変且つ可
逆である改良された導通パラメータ調整装置を提
供することである。
逆である改良された導通パラメータ調整装置を提
供することである。
本発明の上記及び他の目的は、集積回路チツプ
上に少くとも１つの浮遊ゲートFET及び少くと
も１つの他の能動FETを形成し、上記浮遊ゲー
トFETの浮遊ゲートを上記能動FETの制御ゲー
トに接続して、上記制御ゲートを上記浮遊ゲート
が帯電された電圧で動作させる様にすることによ
つて達成される。上記浮遊ゲートFETの浮遊ゲ
ートの帯電及び放電は、当技術分野に於て周知の
如く、上記浮遊ゲートFETの制御ゲート並びに
ソース及びドレインに適当な電圧を加えることに
よつて達成される。その結果上記浮遊ゲート
FETの浮遊ゲートに生じた電荷即ち電圧は、そ
れらのソース、ドレイン及び制御ゲートに新しい
電圧が加えられることによつてその帯電状態が変
えられる迄、電気的に永久であると見做され得
る。従つて、上記浮遊ゲートFETの浮遊ゲート
に生じる電圧は時間的に永久であり、所望のレベ
ルに帯電又は放電されそしてそのまま保持され得
る。通常の動作モードで能動FETの導通状態を
変えるために、電気的導体がこの様にして浮遊ゲ
ートに生じた電圧を該能動FETの制御ゲート電
極に接続する。上記能動FETは、該能動FETそ
れ自体の導通状態を変えることによつて電流又は
電圧のパラメータが変えられるアナログ又はデイ
ジタル回路の一部を構成し得る。能動FETの導
通状態は該能動FETの制御ゲート電極上の電圧
を変えることによつて変えられ、その電圧は浮遊
ゲートFETの浮遊ゲート上に保持されている電
圧によつて可変に供給される。
上に少くとも１つの浮遊ゲートFET及び少くと
も１つの他の能動FETを形成し、上記浮遊ゲー
トFETの浮遊ゲートを上記能動FETの制御ゲー
トに接続して、上記制御ゲートを上記浮遊ゲート
が帯電された電圧で動作させる様にすることによ
つて達成される。上記浮遊ゲートFETの浮遊ゲ
ートの帯電及び放電は、当技術分野に於て周知の
如く、上記浮遊ゲートFETの制御ゲート並びに
ソース及びドレインに適当な電圧を加えることに
よつて達成される。その結果上記浮遊ゲート
FETの浮遊ゲートに生じた電荷即ち電圧は、そ
れらのソース、ドレイン及び制御ゲートに新しい
電圧が加えられることによつてその帯電状態が変
えられる迄、電気的に永久であると見做され得
る。従つて、上記浮遊ゲートFETの浮遊ゲート
に生じる電圧は時間的に永久であり、所望のレベ
ルに帯電又は放電されそしてそのまま保持され得
る。通常の動作モードで能動FETの導通状態を
変えるために、電気的導体がこの様にして浮遊ゲ
ートに生じた電圧を該能動FETの制御ゲート電
極に接続する。上記能動FETは、該能動FETそ
れ自体の導通状態を変えることによつて電流又は
電圧のパラメータが変えられるアナログ又はデイ
ジタル回路の一部を構成し得る。能動FETの導
通状態は該能動FETの制御ゲート電極上の電圧
を変えることによつて変えられ、その電圧は浮遊
ゲートFETの浮遊ゲート上に保持されている電
圧によつて可変に供給される。
次に、図面を参照して、本発明について更に詳
細に説明する。第１図に於て、Ｎチヤンネル型浮
遊ゲートFETの縦断面図が示されている。その
様な浮遊ゲートFETの構造体は当技術分野に於
て周知であり、第１図に示されている典型的な型
の浮遊ゲートFETについて簡単に説明する。こ
の場合にはＰ型シリコンである半導体基板１にＮ
型にドープされたソース拡散領域２及びドレイン
拡散領域３が設けられている。ソース拡散領域と
ドレイン拡散領域とを接続する導電チヤンネル領
域４は、周知の如く、ドーピングによつて又は制
御電圧を印加することにより空乏化することによ
つて形成され得る。ソース拡散領域２への金属接
点がソース接点５として示されており、ドレイン
拡散領域３への金属接点がドレイン接点６として
示されている。それらの接点は基板上の二酸化シ
リコン絶縁層７を経てそれらの拡散領域に接触し
ている。導電性多結晶シリコンの浮遊ゲート８は
周囲を絶縁層７で完全に包囲されている。多結晶
シリコン又は金属の制御ゲート９が上記浮遊ゲー
ト上に絶縁層７により分離されて設けられてい
る。この様な装置の構造及び動作については極め
て周知であり、例えば米国特許第3955098号明細
書に於ては、浮遊ゲート構造体がそのトランジス
タのチヤンネルに高い導通レベルを生ぜしめるた
めに所望の電位に帯電され、そのゲート電圧は半
導体が接続されている電源電圧よりも高くされ
て、そのトランジスタが飽和導通状態に駆動され
る。しかしながら、上記米国特許明細書は、本発
明に於ける如く、能動FETに於ける動作電流レ
ベルを調整するための制御ゲートを有する能動
FETに電源により加えられる電圧の範囲内に上
記制御ゲートの動作レベルを設定するために浮遊
ゲートFETを用いることを提案していない。上
記米国特許明細書は、浮遊ゲート電位を導通パラ
メータが調整されるべき回路に於ける能動FET
の制御ゲートに加えることについて何ら提案して
おらず、調整されるべき回路に加えられる通常の
供給電圧の範囲内で行われる調整操作に於て必要
とされる電圧又は電流の正確な整合を調整且つ維
持するためでなく、単にスイツチング回路に於け
る電圧の振れをより大り大きくするための飽和バ
イアス条件を設定することについてのみ提案して
いる。上記米国特許明細書に示されている如き装
置は、制御されるFETをパラメータが調整され
るべき能動回路の一部部としそして制御される
FETの出力パラメータが最適化される迄変えら
れ得る浮遊ゲートFET上のプログラム電圧を用
いることによつて、本発明に於て適用され得る。
それから、プログラムを行う浮遊ゲートFET上
の電圧が除かれることが出来、その浮遊ゲートは
制御されるFETを最適な動作点で動作させる様
に最適化された所望のバイアス電位に帯電されて
いる状態に維持される。これは通常用いられてい
る調整の方法及び装置とは著しく異なり、可変抵
抗又はキヤパシタが不要であり、それらが能動素
子の状態を制御するために接続される必要がな
く、何ら特別なレーザ食刻又は溶触技術を必要と
せず、抵抗材料の精密なスクリーン技術も用いら
れない。又、２つの小さなトランジスタに必要な
最小限の領域しかLSIチツプ上に必要とされない
ので、能動回路の密度が増加され得る。
細に説明する。第１図に於て、Ｎチヤンネル型浮
遊ゲートFETの縦断面図が示されている。その
様な浮遊ゲートFETの構造体は当技術分野に於
て周知であり、第１図に示されている典型的な型
の浮遊ゲートFETについて簡単に説明する。こ
の場合にはＰ型シリコンである半導体基板１にＮ
型にドープされたソース拡散領域２及びドレイン
拡散領域３が設けられている。ソース拡散領域と
ドレイン拡散領域とを接続する導電チヤンネル領
域４は、周知の如く、ドーピングによつて又は制
御電圧を印加することにより空乏化することによ
つて形成され得る。ソース拡散領域２への金属接
点がソース接点５として示されており、ドレイン
拡散領域３への金属接点がドレイン接点６として
示されている。それらの接点は基板上の二酸化シ
リコン絶縁層７を経てそれらの拡散領域に接触し
ている。導電性多結晶シリコンの浮遊ゲート８は
周囲を絶縁層７で完全に包囲されている。多結晶
シリコン又は金属の制御ゲート９が上記浮遊ゲー
ト上に絶縁層７により分離されて設けられてい
る。この様な装置の構造及び動作については極め
て周知であり、例えば米国特許第3955098号明細
書に於ては、浮遊ゲート構造体がそのトランジス
タのチヤンネルに高い導通レベルを生ぜしめるた
めに所望の電位に帯電され、そのゲート電圧は半
導体が接続されている電源電圧よりも高くされ
て、そのトランジスタが飽和導通状態に駆動され
る。しかしながら、上記米国特許明細書は、本発
明に於ける如く、能動FETに於ける動作電流レ
ベルを調整するための制御ゲートを有する能動
FETに電源により加えられる電圧の範囲内に上
記制御ゲートの動作レベルを設定するために浮遊
ゲートFETを用いることを提案していない。上
記米国特許明細書は、浮遊ゲート電位を導通パラ
メータが調整されるべき回路に於ける能動FET
の制御ゲートに加えることについて何ら提案して
おらず、調整されるべき回路に加えられる通常の
供給電圧の範囲内で行われる調整操作に於て必要
とされる電圧又は電流の正確な整合を調整且つ維
持するためでなく、単にスイツチング回路に於け
る電圧の振れをより大り大きくするための飽和バ
イアス条件を設定することについてのみ提案して
いる。上記米国特許明細書に示されている如き装
置は、制御されるFETをパラメータが調整され
るべき能動回路の一部部としそして制御される
FETの出力パラメータが最適化される迄変えら
れ得る浮遊ゲートFET上のプログラム電圧を用
いることによつて、本発明に於て適用され得る。
それから、プログラムを行う浮遊ゲートFET上
の電圧が除かれることが出来、その浮遊ゲートは
制御されるFETを最適な動作点で動作させる様
に最適化された所望のバイアス電位に帯電されて
いる状態に維持される。これは通常用いられてい
る調整の方法及び装置とは著しく異なり、可変抵
抗又はキヤパシタが不要であり、それらが能動素
子の状態を制御するために接続される必要がな
く、何ら特別なレーザ食刻又は溶触技術を必要と
せず、抵抗材料の精密なスクリーン技術も用いら
れない。又、２つの小さなトランジスタに必要な
最小限の領域しかLSIチツプ上に必要とされない
ので、能動回路の密度が増加され得る。
第２図は調整装置を用いた能動回路を概略的に
示している図である。第２図に於て、ソース拡散
領域２及びドレイン拡散領域３を有する浮遊ゲー
トFET１′に於て第２多結晶シリコン層が浮遊ゲ
ートFET１′の制御ゲート９として用いられてい
る。この制御ゲート９に、浮遊ゲート８を種々の
レベルに帯電させるために通常用いられている電
圧よりも幾分高い電圧であり得るプログラム電圧
が加えられる。それらのレベルは、第１多結晶シ
リコン層から成る浮遊ゲート８の延長部分であり
得る導体１５を経て、パラメータが調整されるべ
き能動回路１１の一部でありソース拡散領域１３
及びドレイン拡散領域１４を有する能動FET１
０の制御ゲート１２に加えられる。浮遊ゲート
FET１′上のドレイン電圧及びゲート電圧を適切
に操作することによつて、浮遊ゲート８が能動
FET１０のための所望のバイアス点に帯電さ
れ、それから浮遊ゲートFET１′のための電圧が
除かれることが出来、浮遊ゲート８がその帯電電
位に維持され得る。
示している図である。第２図に於て、ソース拡散
領域２及びドレイン拡散領域３を有する浮遊ゲー
トFET１′に於て第２多結晶シリコン層が浮遊ゲ
ートFET１′の制御ゲート９として用いられてい
る。この制御ゲート９に、浮遊ゲート８を種々の
レベルに帯電させるために通常用いられている電
圧よりも幾分高い電圧であり得るプログラム電圧
が加えられる。それらのレベルは、第１多結晶シ
リコン層から成る浮遊ゲート８の延長部分であり
得る導体１５を経て、パラメータが調整されるべ
き能動回路１１の一部でありソース拡散領域１３
及びドレイン拡散領域１４を有する能動FET１
０の制御ゲート１２に加えられる。浮遊ゲート
FET１′上のドレイン電圧及びゲート電圧を適切
に操作することによつて、浮遊ゲート８が能動
FET１０のための所望のバイアス点に帯電さ
れ、それから浮遊ゲートFET１′のための電圧が
除かれることが出来、浮遊ゲート８がその帯電電
位に維持され得る。
この様な調整装置及び方法は多くの適用例に於
て用いられ、例えば能動FET１０が演算増幅器
の一部を構成しそして該能動FETへの入力の浮
遊ゲート８が浮遊ゲートFETに於てプログラム
された基準レベルに維持される、プログラム可能
な電圧基準源として用いられ得る。同様に、浮遊
ゲートFETのレベルが第２図の能動回路１１へ
の入力電圧と比較を行うための検出器の閾値基準
レベルをプログラムする、閾値検出器としても用
いられ得る。発振周波数の調整及び前述のPrice
等、Fredericksen等、及びComerによる論文に
於て提案されている種々の型の調整操作のすべて
に本発明が適用され得る。
て用いられ、例えば能動FET１０が演算増幅器
の一部を構成しそして該能動FETへの入力の浮
遊ゲート８が浮遊ゲートFETに於てプログラム
された基準レベルに維持される、プログラム可能
な電圧基準源として用いられ得る。同様に、浮遊
ゲートFETのレベルが第２図の能動回路１１へ
の入力電圧と比較を行うための検出器の閾値基準
レベルをプログラムする、閾値検出器としても用
いられ得る。発振周波数の調整及び前述のPrice
等、Fredericksen等、及びComerによる論文に
於て提案されている種々の型の調整操作のすべて
に本発明が適用され得る。
本発明による装置を形成するためには、同一チ
ツプ上に浮遊ゲートFET及び通常のFETを形成
し得る処理技術を用いることが好ましい。これを
達成し得る幾つかの処理方法及びそれらの変型は
当技術分野に於て周知である。例えば、IEEE
Journal of Solid State Circuits、第SC―12巻、
第５号、1977年10月、第507頁乃至第514頁に於け
るMueller等による論文、IEEE Journal of Solid
State Circuits、第SC―12巻、第５号、1977年10
月、第515頁乃至第523頁に於けるRodgers等によ
る論文、又はSolid State Electronic、1978年、
第21巻、第521頁乃至第529頁に於けるBarnes等
による論文に於て、本発明に於て容易に用いられ
得る種々の処理技術及び装置構造体が開示されて
いる。
ツプ上に浮遊ゲートFET及び通常のFETを形成
し得る処理技術を用いることが好ましい。これを
達成し得る幾つかの処理方法及びそれらの変型は
当技術分野に於て周知である。例えば、IEEE
Journal of Solid State Circuits、第SC―12巻、
第５号、1977年10月、第507頁乃至第514頁に於け
るMueller等による論文、IEEE Journal of Solid
State Circuits、第SC―12巻、第５号、1977年10
月、第515頁乃至第523頁に於けるRodgers等によ
る論文、又はSolid State Electronic、1978年、
第21巻、第521頁乃至第529頁に於けるBarnes等
による論文に於て、本発明に於て容易に用いられ
得る種々の処理技術及び装置構造体が開示されて
いる。
上記のMueller等による論文及びBarnes等によ
る論文はプレーナ構造体について記載しており、
上記のRodgers等による論文は異なるVMOS構造
体について記載している。従つて、本発明による
装置の形成に於て特異な処理技術は何ら用いられ
ず、多くの適当な処理技術が上記論文に記載され
ている如く当技術分野に於て周知である。
る論文はプレーナ構造体について記載しており、
上記のRodgers等による論文は異なるVMOS構造
体について記載している。従つて、本発明による
装置の形成に於て特異な処理技術は何ら用いられ
ず、多くの適当な処理技術が上記論文に記載され
ている如く当技術分野に於て周知である。
浮遊ゲート８は通常のFETのゲートとしても
働く様に延長され得る。第３図はその様な例を示
している。しかしながら、浮遊ゲート技術を用い
ている本発明による装置の形成に於て考慮すべき
重要な点の１つは、制御ゲート９と浮遊ゲート８
との間の結合である。第３図から明らかな如く、
各々浮遊ゲート８及び制御ゲート９を形成してい
る第１及び第２多結晶シリコン層は、相互間の酸
化物層（図示せず）が誘電体材料であるキヤパシ
タのプレートとして考えられ得る。第４図はその
様な構造体のための電気的回路図を概略的に示し
ている。
働く様に延長され得る。第３図はその様な例を示
している。しかしながら、浮遊ゲート技術を用い
ている本発明による装置の形成に於て考慮すべき
重要な点の１つは、制御ゲート９と浮遊ゲート８
との間の結合である。第３図から明らかな如く、
各々浮遊ゲート８及び制御ゲート９を形成してい
る第１及び第２多結晶シリコン層は、相互間の酸
化物層（図示せず）が誘電体材料であるキヤパシ
タのプレートとして考えられ得る。第４図はその
様な構造体のための電気的回路図を概略的に示し
ている。
第４図に於て、種々の多結晶シリコン・ゲート
領域とそれらの下のゲート又は基板材料との間に
幾つかのキヤパシタンスが形成されている。キヤ
パシタンスC1は浮遊ゲートFETの浮遊ゲート８
とチヤンネル領域との間に形成されている。キヤ
パシタンスC2は制御ゲート９と浮遊ゲート８と
の間に形成されている。又、キヤパシタンスC1
及びC2に影響を与える幾つかの分路キヤパシタ
ンスが形成されている。分路キヤパシタンスＣSH
１は制御されるFETのチヤンネル領域を覆つてい
るゲートの下の領域に形成されている。分路キヤ
パシタンスＣSH2は、例えば第３図に示されてい
る如く、いずれのFETの上の領域でもなくそれ
らの間に延びる領域に於ける浮遊ゲート材料の下
に形成されている。
領域とそれらの下のゲート又は基板材料との間に
幾つかのキヤパシタンスが形成されている。キヤ
パシタンスC1は浮遊ゲートFETの浮遊ゲート８
とチヤンネル領域との間に形成されている。キヤ
パシタンスC2は制御ゲート９と浮遊ゲート８と
の間に形成されている。又、キヤパシタンスC1
及びC2に影響を与える幾つかの分路キヤパシタ
ンスが形成されている。分路キヤパシタンスＣSH
１は制御されるFETのチヤンネル領域を覆つてい
るゲートの下の領域に形成されている。分路キヤ
パシタンスＣSH2は、例えば第３図に示されてい
る如く、いずれのFETの上の領域でもなくそれ
らの間に延びる領域に於ける浮遊ゲート材料の下
に形成されている。
制御ゲート９と浮遊ゲート８との間に形成され
たキヤパシタンスは、前述のRodgers等による論
文及びMueller等による論文に於て指摘された如
く、浮遊ゲートとチヤンネルとの間に形成された
キヤパシタンスよりも大きくあるべきである。浮
遊ゲート材料が浮遊ゲートFETから延長されて
通常のFETの制御ゲートを形成している場合に
は、第４図に示されている如くその様な延長によ
り更に形成されたキヤパシタンスの効果が考慮さ
れねばならない。浮遊ゲートの延長により更に形
成された分路キヤパシタンスを補償するために、
第１多結晶シリコン層及び第２多結晶シリコン層
により形成されるキヤパシタの領域がそれに応じ
て増加されねばならない。これは第３図に示され
ており、第２多結晶シリコン層から成る制御ゲー
ト９及び第１多結晶シリコン層から成る浮遊ゲー
ト８の延長部分が２つのFETチヤンネル領域の
間の領域に於て相互に重なつている。
たキヤパシタンスは、前述のRodgers等による論
文及びMueller等による論文に於て指摘された如
く、浮遊ゲートとチヤンネルとの間に形成された
キヤパシタンスよりも大きくあるべきである。浮
遊ゲート材料が浮遊ゲートFETから延長されて
通常のFETの制御ゲートを形成している場合に
は、第４図に示されている如くその様な延長によ
り更に形成されたキヤパシタンスの効果が考慮さ
れねばならない。浮遊ゲートの延長により更に形
成された分路キヤパシタンスを補償するために、
第１多結晶シリコン層及び第２多結晶シリコン層
により形成されるキヤパシタの領域がそれに応じ
て増加されねばならない。これは第３図に示され
ており、第２多結晶シリコン層から成る制御ゲー
ト９及び第１多結晶シリコン層から成る浮遊ゲー
ト８の延長部分が２つのFETチヤンネル領域の
間の領域に於て相互に重なつている。
第４図に示されている如き分路キヤパシタンス
は第５図に示されている如く第２多結晶シリコン
層を浮遊ゲートとして用いることによつて最小限
にされ得る。第５図に於ては制御ゲート９が物理
的に浮遊ゲート８の下にあるので、分路キヤパシ
タンス全体に於ける分路キヤパシタンスＣSH2の
成分が効果的に除去される。この構造体は、用い
られるべき半導体領域をより小さくすることを可
能にし、しかも必要とされる制御ゲートと浮遊ゲ
ートとの間に於ける所定の結合条件を達成する。
は第５図に示されている如く第２多結晶シリコン
層を浮遊ゲートとして用いることによつて最小限
にされ得る。第５図に於ては制御ゲート９が物理
的に浮遊ゲート８の下にあるので、分路キヤパシ
タンス全体に於ける分路キヤパシタンスＣSH2の
成分が効果的に除去される。この構造体は、用い
られるべき半導体領域をより小さくすることを可
能にし、しかも必要とされる制御ゲートと浮遊ゲ
ートとの間に於ける所定の結合条件を達成する。
当業者に明らかな如く、本発明による装置は、
一般に入手され得る種々の材料及び当技術分野に
於て知られている種々の処理技術を用いて形成さ
れ、そして複数の他のFET回路とともに同一チ
ツプ上に高密度で形成された構造体を達成する。
本発明による装置を用いた種々の回路パラメータ
の調整はこの種のチツプを実装するために通常用
いられている外部ピン接続体を経て迅速に達成さ
れ得る。これは、今日の調整操作に於て通常用い
られている、高精度のレーザ食刻又は他の材料除
去技術、ダイオードの短絡、又は電気的接続体の
切断を不要とするので、極めて有利である。
一般に入手され得る種々の材料及び当技術分野に
於て知られている種々の処理技術を用いて形成さ
れ、そして複数の他のFET回路とともに同一チ
ツプ上に高密度で形成された構造体を達成する。
本発明による装置を用いた種々の回路パラメータ
の調整はこの種のチツプを実装するために通常用
いられている外部ピン接続体を経て迅速に達成さ
れ得る。これは、今日の調整操作に於て通常用い
られている、高精度のレーザ食刻又は他の材料除
去技術、ダイオードの短絡、又は電気的接続体の
切断を不要とするので、極めて有利である。
第１図は本発明に於て用いられるに適した典型
的な浮遊ゲートFETを示している概略的断面図
であり、第２図は導通状態が電気的に調整される
べき能動FETの制御ゲートに浮遊ゲートFETが
接続されている電気的回路図であり、第３図は浮
遊ゲートFET及び導通状態が変えられるべき能
動FETを、浮遊ゲートFETの浮遊ゲート上に貯
蔵された電荷を能動FETの制御ゲートに接続す
る相互接続導体とともに示している概略図であ
り、第４図は２つのFETに於ける種々のゲー
ト、それらを分離している絶縁体、及び基板の間
に形成された種々のキヤパシタンスの効果並びに
接続導体と基板との間の分路キヤパシタンスの効
果を示している第２図の場合と同様な電気的回路
図であり、第５図は他の実施例を示している概略
図である。 １…半導体基板、１′…浮遊ゲートFET、２，
１３…ソース拡散領域、３，１４…ドレイン拡散
領域、４…チヤンネル領域、５…ソース接点、６
…ドレイン接点、７…絶縁層、８…浮遊ゲート
FETの浮遊ゲート（第１多結晶シリコン層）、９
…浮遊ゲートFETの制御ゲート（第２多結晶シ
リコン層）、１０…能動FET、１１…能動回路、
１２…能動FETの制御ゲート、１５…導体。
的な浮遊ゲートFETを示している概略的断面図
であり、第２図は導通状態が電気的に調整される
べき能動FETの制御ゲートに浮遊ゲートFETが
接続されている電気的回路図であり、第３図は浮
遊ゲートFET及び導通状態が変えられるべき能
動FETを、浮遊ゲートFETの浮遊ゲート上に貯
蔵された電荷を能動FETの制御ゲートに接続す
る相互接続導体とともに示している概略図であ
り、第４図は２つのFETに於ける種々のゲー
ト、それらを分離している絶縁体、及び基板の間
に形成された種々のキヤパシタンスの効果並びに
接続導体と基板との間の分路キヤパシタンスの効
果を示している第２図の場合と同様な電気的回路
図であり、第５図は他の実施例を示している概略
図である。 １…半導体基板、１′…浮遊ゲートFET、２，
１３…ソース拡散領域、３，１４…ドレイン拡散
領域、４…チヤンネル領域、５…ソース接点、６
…ドレイン接点、７…絶縁層、８…浮遊ゲート
FETの浮遊ゲート（第１多結晶シリコン層）、９
…浮遊ゲートFETの制御ゲート（第２多結晶シ
リコン層）、１０…能動FET、１１…能動回路、
１２…能動FETの制御ゲート、１５…導体。
Claims (1)
- １ 導通パラメータの調整されるべき回路に接続
され、且つソース、ドレイン及び制御ゲートを有
する第1FETと、ソース、ドレイン、浮遊ゲート
及び上記浮遊ゲートの少なくとも一部と基板との
間に配置された制御ゲートを有し、上記浮遊ゲー
トに所望の電圧を生じさせることの可能な第
2FETと、上記第1FETの制御ゲートを上記第
2FETの浮遊ゲートに接続する導電体とを有する
導通パラメータ調整装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/964,323 US4245165A (en) | 1978-11-29 | 1978-11-29 | Reversible electrically variable active parameter trimming apparatus utilizing floating gate as control |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5575269A JPS5575269A (en) | 1980-06-06 |
| JPS6226190B2 true JPS6226190B2 (ja) | 1987-06-08 |
Family
ID=25508411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10418079A Granted JPS5575269A (en) | 1978-11-29 | 1979-08-17 | Continuity parameter regulator |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4245165A (ja) |
| EP (1) | EP0011694B1 (ja) |
| JP (1) | JPS5575269A (ja) |
| DE (1) | DE2964299D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2558659B1 (fr) * | 1984-01-20 | 1986-04-25 | Thomson Csf | Circuit de polarisation d'un transistor a effet de champ |
| JPS61123169A (ja) * | 1984-11-20 | 1986-06-11 | Fujitsu Ltd | 半導体集積回路 |
| US4829459A (en) * | 1987-11-23 | 1989-05-09 | Ford Aerospace & Communications Corporation | Programmable voltage offset circuit |
| JP2578465B2 (ja) * | 1988-03-16 | 1997-02-05 | 富士通株式会社 | パルス信号発生回路 |
| DE19630112C1 (de) * | 1996-07-25 | 1997-08-14 | Siemens Ag | Verstärker mit Neuron-MOS-Transistoren |
| US6535735B2 (en) * | 2001-03-22 | 2003-03-18 | Skyworks Solutions, Inc. | Critical path adaptive power control |
| KR100506191B1 (ko) * | 2002-07-08 | 2005-08-04 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자에서의 트림 비트 신호 생성 회로 |
| US7388247B1 (en) * | 2003-05-28 | 2008-06-17 | The United States Of America As Represented By The Secretary Of The Navy | High precision microelectromechanical capacitor with programmable voltage source |
| US7446612B2 (en) * | 2006-09-08 | 2008-11-04 | Skyworks Solutions, Inc. | Amplifier feedback and bias configuration |
| US7696826B2 (en) * | 2006-12-04 | 2010-04-13 | Skyworks Solutions, Inc. | Temperature compensation of collector-voltage control RF amplifiers |
| US8283198B2 (en) | 2010-05-10 | 2012-10-09 | Micron Technology, Inc. | Resistive memory and methods of processing resistive memory |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3275911A (en) * | 1963-11-06 | 1966-09-27 | Motorola Inc | Semiconductor current limiter |
| GB1139170A (en) * | 1965-12-22 | 1969-01-08 | Mullard Ltd | Thin film transistors |
| US3721838A (en) * | 1970-12-21 | 1973-03-20 | Ibm | Repairable semiconductor circuit element and method of manufacture |
| US3795974A (en) * | 1971-12-16 | 1974-03-12 | Hughes Aircraft Co | Repairable multi-level large scale integrated circuit |
| JPS5521464B2 (ja) * | 1972-12-13 | 1980-06-10 | ||
| US3836992A (en) * | 1973-03-16 | 1974-09-17 | Ibm | Electrically erasable floating gate fet memory cell |
| JPS5716747B2 (ja) * | 1974-10-01 | 1982-04-07 | ||
| JPS5925391B2 (ja) * | 1975-08-15 | 1984-06-16 | セイコーエプソン株式会社 | 半導体集積回路 |
| GB2000407B (en) * | 1977-06-27 | 1982-01-27 | Hughes Aircraft Co | Volatile/non-volatile logic latch circuit |
-
1978
- 1978-11-29 US US05/964,323 patent/US4245165A/en not_active Expired - Lifetime
-
1979
- 1979-08-17 JP JP10418079A patent/JPS5575269A/ja active Granted
- 1979-10-03 DE DE7979103772T patent/DE2964299D1/de not_active Expired
- 1979-10-03 EP EP79103772A patent/EP0011694B1/fr not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4245165A (en) | 1981-01-13 |
| JPS5575269A (en) | 1980-06-06 |
| EP0011694B1 (fr) | 1982-12-15 |
| DE2964299D1 (en) | 1983-01-20 |
| EP0011694A1 (fr) | 1980-06-11 |
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