JPS62263719A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
- Publication number
- JPS62263719A JPS62263719A JP61107044A JP10704486A JPS62263719A JP S62263719 A JPS62263719 A JP S62263719A JP 61107044 A JP61107044 A JP 61107044A JP 10704486 A JP10704486 A JP 10704486A JP S62263719 A JPS62263719 A JP S62263719A
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- Japan
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- amplifier
- gain
- converter
- output
- amplifiers
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高精度、高速、低電力のＡＤ変換器に関し、特
に縦続形ＡＤ変換器の変換速度と変換精度を向上させた
構成に関するものでちる。
に縦続形ＡＤ変換器の変換速度と変換精度を向上させた
構成に関するものでちる。
従来の技術
高速のＡＤ変換器としては並列形がすぐれている。この
方式は、ｎビットのＡＤ変換器であれば２ｎ−１個の比
較器を用意し、これに比較すべき基準電圧を印加してお
き、この基準電圧と入力電圧を比較し、入力電圧のレベ
ルを検出するものである。この方式では変換速度を高速
にできるが、多数の比較器を必要とするだめ素子数が増
大すること、かつ電力も素子数に比例して犬きくなる欠
点がある。これに対し素子数を削減し電力も小さくした
方法に縦続形がある〔例えば １９８３ＩＥＥＥ Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ−３ｔａｔｅＣ
ｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ Ｄｉｇｅｓ＋ｔ
（アイイイイ インターナショナル ンリッドステ
ート サーキット コンフェレンスダイジェス））’
Ｐ１７８：］ この方式は２倍の利得でもつ増幅器ｉ
ＡＤ変換器のビット数だけ縦続に接続し、この増幅器で
フルスケールの３省の大きさの電圧と入力信号電圧の差
を次々に比較してその大小を判別して各ビットの出力を
順番に得るものである。
方式は、ｎビットのＡＤ変換器であれば２ｎ−１個の比
較器を用意し、これに比較すべき基準電圧を印加してお
き、この基準電圧と入力電圧を比較し、入力電圧のレベ
ルを検出するものである。この方式では変換速度を高速
にできるが、多数の比較器を必要とするだめ素子数が増
大すること、かつ電力も素子数に比例して犬きくなる欠
点がある。これに対し素子数を削減し電力も小さくした
方法に縦続形がある〔例えば １９８３ＩＥＥＥ Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ−３ｔａｔｅＣ
ｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ Ｄｉｇｅｓ＋ｔ
（アイイイイ インターナショナル ンリッドステ
ート サーキット コンフェレンスダイジェス））’
Ｐ１７８：］ この方式は２倍の利得でもつ増幅器ｉ
ＡＤ変換器のビット数だけ縦続に接続し、この増幅器で
フルスケールの３省の大きさの電圧と入力信号電圧の差
を次々に比較してその大小を判別して各ビットの出力を
順番に得るものである。
発明が解決しようとする問題点
この方式は増幅器と比較器をピット数と同じ数しか必要
としないが、増幅器の利得がＡＤ変換器のビット精度以
下の正確さで２倍でないと変換誤差が累積し、正しい変
換が得られなくなる。また、仮に増幅器の利得ヲトリミ
ング等で正確にセットしても周囲温度の変化や経時変化
等で誤元が大きくなる可能性がある。さらに縦続形ＡＤ
変換器では増幅器を多段接続するため変換速度が並列形
に比べて遅くなるといった欠点もある。
としないが、増幅器の利得がＡＤ変換器のビット精度以
下の正確さで２倍でないと変換誤差が累積し、正しい変
換が得られなくなる。また、仮に増幅器の利得ヲトリミ
ング等で正確にセットしても周囲温度の変化や経時変化
等で誤元が大きくなる可能性がある。さらに縦続形ＡＤ
変換器では増幅器を多段接続するため変換速度が並列形
に比べて遅くなるといった欠点もある。
問題点を解決するための手段
本発明は、複数個のサンプルホールド回路と増幅器とを
縦続に接続された、アナログビデオ信号等をディジタル
信号に変換するＡＤ変換器であって、前記サンプルホー
ルド回路の出力と基準電圧とを比較し、ディジタル信号
を出力する手段と、前記ビデオ信号のブランキング期間
内に増幅器の利得をサンプルホールド回路の利得を含め
て２倍に調整し、次のブランキングまでの期間各増幅器
の利得を一定に保ち、パイプライン処理することを特徴
とするＡＤ変換器である。
縦続に接続された、アナログビデオ信号等をディジタル
信号に変換するＡＤ変換器であって、前記サンプルホー
ルド回路の出力と基準電圧とを比較し、ディジタル信号
を出力する手段と、前記ビデオ信号のブランキング期間
内に増幅器の利得をサンプルホールド回路の利得を含め
て２倍に調整し、次のブランキングまでの期間各増幅器
の利得を一定に保ち、パイプライン処理することを特徴
とするＡＤ変換器である。
作 用
本発明によれば、ＡＤ変換器の変換誤差の大きな原因と
なる増幅器の利得がビデオ信号のブランキング周期で較
正されるため、常に正しい変換がなされる。較正は各段
のサンプルホールド回路の誤差も含めてなされるので複
数個のサンプルボールド回路を使用しても誤差は累積し
ない。
なる増幅器の利得がビデオ信号のブランキング周期で較
正されるため、常に正しい変換がなされる。較正は各段
のサンプルホールド回路の誤差も含めてなされるので複
数個のサンプルボールド回路を使用しても誤差は累積し
ない。
−力変換は゛クロックに同期して１ビツト毎にパイプラ
イン的に処理されるので増幅器の応答速度はそのままで
ビット数倍、変換速度を速めることができる。また較正
は変換の必要のないブランキング期間内に行うので、較
正により変換時間が長くなることはない。
イン的に処理されるので増幅器の応答速度はそのままで
ビット数倍、変換速度を速めることができる。また較正
は変換の必要のないブランキング期間内に行うので、較
正により変換時間が長くなることはない。
さらに短い周期でもって較正を行うため、周囲温度の変
化に対してもすげやく対処でき、経時変化も較正できる
。
化に対してもすげやく対処でき、経時変化も較正できる
。
実施例
第１図て本発明の縦続形ＡＤ変換器のブロック図を示す
。１例として１ｏビツトのＡＤ変換器について説明する
。１−１から１−９は高利得の増幅器、２−−１から２
−１０は比較器、３−１〜３−９はサンプルホールド回
路、４−１〜４−９は増幅器１−１〜１−９の帰還用の
可能抵抗で増幅器の利得を制御する。６−１から６−９
は可変抵抗４−１〜４−９の値をコントロールする制御
回路、６はブランキングパルス入力端子、７は画像信号
の入力端子、８はＡＤ変換器のダイナミックレンジを決
定するフルスケール電圧（ＶＦＳ）＝入力端子、９はイ
フルスケール電圧（ｖＦｓ／２）の入力端子である。
。１例として１ｏビツトのＡＤ変換器について説明する
。１−１から１−９は高利得の増幅器、２−−１から２
−１０は比較器、３−１〜３−９はサンプルホールド回
路、４−１〜４−９は増幅器１−１〜１−９の帰還用の
可能抵抗で増幅器の利得を制御する。６−１から６−９
は可変抵抗４−１〜４−９の値をコントロールする制御
回路、６はブランキングパルス入力端子、７は画像信号
の入力端子、８はＡＤ変換器のダイナミックレンジを決
定するフルスケール電圧（ＶＦＳ）＝入力端子、９はイ
フルスケール電圧（ｖＦｓ／２）の入力端子である。
次に本発明のＡＤ変換器の動作について説明する。始め
に変換器の状態が変換できる周期にあるとする。端子７
から入力されたアナログ画像信号はサンプルホールド回
路３−１でサンプリングされ変換が終了するまでそのと
きの値が保持される。
に変換器の状態が変換できる周期にあるとする。端子７
から入力されたアナログ画像信号はサンプルホールド回
路３−１でサンプリングされ変換が終了するまでそのと
きの値が保持される。
この出力は比較器２−１でＨのフルスケール電圧゛と比
較され、これよりも大きければＭＳＢに１が出力される
。
較され、これよりも大きければＭＳＢに１が出力される
。
一方サンプルホールド回路３−１の出力は１０ビツトの
精度でその利得が２に調整された増幅器１−１に入力さ
れ、■Ｆｓ／２ の電圧との差の２倍が出力される。こ
の差出力２（ｖ、ｎ−ｖＦｓ／２）はサンプルホールド
回路３−２に入力され、次の変換周期の間ホールドされ
る。この差出力はこの間に比較器２−２に入力され、ｖ
Ｆｓ／２電圧と比較され、大きければ２Ｂｉｔ目の出力
に１が出力される。
精度でその利得が２に調整された増幅器１−１に入力さ
れ、■Ｆｓ／２ の電圧との差の２倍が出力される。こ
の差出力２（ｖ、ｎ−ｖＦｓ／２）はサンプルホールド
回路３−２に入力され、次の変換周期の間ホールドされ
る。この差出力はこの間に比較器２−２に入力され、ｖ
Ｆｓ／２電圧と比較され、大きければ２Ｂｉｔ目の出力
に１が出力される。
一方サンプルホールド回路３−１には次のビデオ信号が
入っており、２Ｂｉｔ目の変換と同時に次データのＭＳ
Ｂが変換される。またサンプルホールド回路３−２の出
力２（ｖｉｎ−ｖＦｓ／りは増幅器１−２に入力され、
同様にしてサンプルホールド回路３−３でホールドされ
３ビツト目の変換に利用される。以下間、Ｈ１にして１
０ビツト目までサンプリング周期に従って１ビツトづつ
変換される。
入っており、２Ｂｉｔ目の変換と同時に次データのＭＳ
Ｂが変換される。またサンプルホールド回路３−２の出
力２（ｖｉｎ−ｖＦｓ／りは増幅器１−２に入力され、
同様にしてサンプルホールド回路３−３でホールドされ
３ビツト目の変換に利用される。以下間、Ｈ１にして１
０ビツト目までサンプリング周期に従って１ビツトづつ
変換される。
従ってＬＳＢのデータが出力されるまでＭＳＢから９ビ
ツトまでのデータをラッチしておけばこのデータがアナ
ログ画像入力信号のディジタル僅となる。
ツトまでのデータをラッチしておけばこのデータがアナ
ログ画像入力信号のディジタル僅となる。
始めに入力されてからディジタル信号が出力されるまで
１０サンプル期間を要するが、あとは連続的に変換デー
タが出力される。従って１つの比較器２あるいは増幅器
１は１サンプル周期間に１ビツトのデータを変換できれ
ば良いので変換速度を高速化できる。
１０サンプル期間を要するが、あとは連続的に変換デー
タが出力される。従って１つの比較器２あるいは増幅器
１は１サンプル周期間に１ビツトのデータを変換できれ
ば良いので変換速度を高速化できる。
ここで重要なことは変換誤差を１０ピツト以下にするに
は増幅器１−１〜１−９の利得が１０ビット精度で丁度
２倍になっている必要がある。また各段間に入っている
サンプルホールド回路の精度もこの精度に入っている必
要がある。以下本発明のポイントであるこの増幅器の利
得調整法について述べる。利得の調整は画像信号のブラ
ンキング期間に行う。各増幅器とも調整法は等しいので
第２図をもとに１つのサンプルホールド回路ト増幅器に
ついて述べる。
は増幅器１−１〜１−９の利得が１０ビット精度で丁度
２倍になっている必要がある。また各段間に入っている
サンプルホールド回路の精度もこの精度に入っている必
要がある。以下本発明のポイントであるこの増幅器の利
得調整法について述べる。利得の調整は画像信号のブラ
ンキング期間に行う。各増幅器とも調整法は等しいので
第２図をもとに１つのサンプルホールド回路ト増幅器に
ついて述べる。
第１図と同等のものは同一番号を付す。４の点線は可変
抵抗器で、この例ではＭＯＳ）ランジスタ２１と容量２
２で構成される。６の点線は可変抵抗を制御する回路で
比較器２３とスイッチ２４゜２６．２６、ブランキング
パルス整形回路２７、任意の電流全供給する抵抗２８と
バイアス電源２９（ＶＢ）からなる。
抵抗器で、この例ではＭＯＳ）ランジスタ２１と容量２
２で構成される。６の点線は可変抵抗を制御する回路で
比較器２３とスイッチ２４゜２６．２６、ブランキング
パルス整形回路２７、任意の電流全供給する抵抗２８と
バイアス電源２９（ＶＢ）からなる。
画像信号のブランキング期間になると端子６からのブラ
ンキングパルスをもとにブランキングパルス整形回路２
７によって各種パルスが作られ、まずスイッチ２４は接
地電位に接続される。さらに容量２２の電荷はスイッチ
２５が１時的に閉じて放電される。その後サンプルホー
ルド回路３が接地電圧をホールドする。この状態ではＭ
ＯＳ抵抗２１の値は大きいので増幅器１の出力はｖＦｓ
よりも大きな値となる。ここで比較器２３は増幅器１の
出力とｖＦｓを比較し、増幅器１の出力がｖＦｓ より
も大きい間スイッチ２６を閉じつづけ、バイアス電源２
９より抵抗２８を介して′電流が流れ、容量２２を充電
していく。容量２２の電圧、すなわちＭＯＳ）ランジス
タ２１のゲート電圧が上がるにつれてＭＯＳ）ランジス
タはオンしはじめ、抵抗は小さくなる。それにつれて増
幅器１の出力電圧は低下し、ｖＦｓ よりも小さくなる
。この瞬間に比較器２３の出力が反転しスイッチ２６を
オフにする。ＭＯＳ）ランジスタ２１のゲートはオープ
ンになり、ある一定時間がゲート電圧は一定て保たれる
。Ｖ Ｆ ３ ／２の電圧差の入力に対して出力がｖＦ
ｓであるから、増幅器の利得は丁度２倍に保たれる。少
なくとも次のブランキング期間までの間、２倍の利得が
１０ビット精度で保たれる様に容量を大きくしておく必
要がある。またこの利得調整ではサンプルホールド回路
の誤差も含めて利得調整されるため、多数使用されてい
るサンプルホールド回路の特性バラツキも補正される。
ンキングパルスをもとにブランキングパルス整形回路２
７によって各種パルスが作られ、まずスイッチ２４は接
地電位に接続される。さらに容量２２の電荷はスイッチ
２５が１時的に閉じて放電される。その後サンプルホー
ルド回路３が接地電圧をホールドする。この状態ではＭ
ＯＳ抵抗２１の値は大きいので増幅器１の出力はｖＦｓ
よりも大きな値となる。ここで比較器２３は増幅器１の
出力とｖＦｓを比較し、増幅器１の出力がｖＦｓ より
も大きい間スイッチ２６を閉じつづけ、バイアス電源２
９より抵抗２８を介して′電流が流れ、容量２２を充電
していく。容量２２の電圧、すなわちＭＯＳ）ランジス
タ２１のゲート電圧が上がるにつれてＭＯＳ）ランジス
タはオンしはじめ、抵抗は小さくなる。それにつれて増
幅器１の出力電圧は低下し、ｖＦｓ よりも小さくなる
。この瞬間に比較器２３の出力が反転しスイッチ２６を
オフにする。ＭＯＳ）ランジスタ２１のゲートはオープ
ンになり、ある一定時間がゲート電圧は一定て保たれる
。Ｖ Ｆ ３ ／２の電圧差の入力に対して出力がｖＦ
ｓであるから、増幅器の利得は丁度２倍に保たれる。少
なくとも次のブランキング期間までの間、２倍の利得が
１０ビット精度で保たれる様に容量を大きくしておく必
要がある。またこの利得調整ではサンプルホールド回路
の誤差も含めて利得調整されるため、多数使用されてい
るサンプルホールド回路の特性バラツキも補正される。
以上の動作により増、幅器１の利得が２倍に調整される
。
。
発明の効果
以上、本発明の縦続形ＡＤ変換器によれば、画像の性質
を利用し、少ない素子で高精度でかつ低電力化をはかり
、パイプライン処理によゆ高速なＡ／Ｄ変換器を実現で
き、さらに半導体集積回路に適した構成となっている。
を利用し、少ない素子で高精度でかつ低電力化をはかり
、パイプライン処理によゆ高速なＡ／Ｄ変換器を実現で
き、さらに半導体集積回路に適した構成となっている。
第１図は本発明の縦続形Ａ／Ｄ変換器の一実施例のブロ
ック構成図、第２図は本発明のポイントとなる増幅器の
利得、調整方法を説明するだめの、より具体的な回路構
成図である。 １・・・・・・・増幅器、２・・・・・比較器、３・・
・・サンプルホールド回路、４・・・・・・可変抵抗器
、６・・・・・・可変抵抗制御回路。
ック構成図、第２図は本発明のポイントとなる増幅器の
利得、調整方法を説明するだめの、より具体的な回路構
成図である。 １・・・・・・・増幅器、２・・・・・比較器、３・・
・・サンプルホールド回路、４・・・・・・可変抵抗器
、６・・・・・・可変抵抗制御回路。
Claims (1)
- 入力信号と基準電圧の差が出力される増幅器が多段縦続
接続され、前記各増幅器の出力と前記基準電圧を比較し
てディジタル信号を出力する縦続形ＡＤ変換器であって
、前記各増幅器の間にサンプルホールド回路と、前記各
増幅器に可変帰還抵抵器と利得制御回路とを具備し、入
力画像信号のブランキング期間内に、増幅器の利得を前
記サンプルホールド回路の利得を含めて２倍に調整し、
次のブランキングまでの期間前記各増幅器の利得を一定
に保ち、パイプライン処理をすることを特徴とするＡＤ
変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61107044A JPS62263719A (ja) | 1986-05-09 | 1986-05-09 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61107044A JPS62263719A (ja) | 1986-05-09 | 1986-05-09 | Ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62263719A true JPS62263719A (ja) | 1987-11-16 |
Family
ID=14449095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61107044A Pending JPS62263719A (ja) | 1986-05-09 | 1986-05-09 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62263719A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01311107A (ja) * | 1988-06-10 | 1989-12-15 | Agency Of Ind Science & Technol | 架橋成形体の製造方法 |
-
1986
- 1986-05-09 JP JP61107044A patent/JPS62263719A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01311107A (ja) * | 1988-06-10 | 1989-12-15 | Agency Of Ind Science & Technol | 架橋成形体の製造方法 |
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