JPS622656A - 半導体保護装置 - Google Patents
半導体保護装置Info
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- JPS622656A JPS622656A JP60141714A JP14171485A JPS622656A JP S622656 A JPS622656 A JP S622656A JP 60141714 A JP60141714 A JP 60141714A JP 14171485 A JP14171485 A JP 14171485A JP S622656 A JPS622656 A JP S622656A
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- semiconductor
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は半導体保護装置に関し、特にバイポーラトラン
ジスタを保護素子とする、集積回路の半導体保護装置に
関する。
ジスタを保護素子とする、集積回路の半導体保護装置に
関する。
従来、バイポーラトランジスタを保護素子とする半導体
保護装置は、第４図の断面模型図に示す様に１例えばＰ
型半導体基板ｌの表面にＮ型拡散層領域２を２箇所設置
し、−万全外部接続端子１０１に接続し、他方を接地電
位に接続する事によって構成されていた。その等価回路
を第５図、又電源電圧Ｖｃｃが５ｖ程度の半導体集積回
路上に形成可能なバイポーラトランジスタとした場合の
外部接続端子１０１から見た電圧・電流特性を第６図に
示す。
保護装置は、第４図の断面模型図に示す様に１例えばＰ
型半導体基板ｌの表面にＮ型拡散層領域２を２箇所設置
し、−万全外部接続端子１０１に接続し、他方を接地電
位に接続する事によって構成されていた。その等価回路
を第５図、又電源電圧Ｖｃｃが５ｖ程度の半導体集積回
路上に形成可能なバイポーラトランジスタとした場合の
外部接続端子１０１から見た電圧・電流特性を第６図に
示す。
第４図に示す従来例の保持電圧は、第６図に図示するよ
うに電源電圧■。。より高く、８■程度となる。ここで
例えば、この保持電圧より高くブレークダウン電圧より
低い電圧が供給される様な端子の保護素子として用いた
場合、雑音等によって、その端子がブレークダウン電圧
の１６Ｖより高くなりかつ負性抵抗領域に入ってしまう
と、この端子に供給されている電圧が保持電圧より高い
為そのまま大電流が流ｎる状態が保持さｎｌついにはア
ルミ配線の溶断又は接合の劣化を生じる。
うに電源電圧■。。より高く、８■程度となる。ここで
例えば、この保持電圧より高くブレークダウン電圧より
低い電圧が供給される様な端子の保護素子として用いた
場合、雑音等によって、その端子がブレークダウン電圧
の１６Ｖより高くなりかつ負性抵抗領域に入ってしまう
と、この端子に供給されている電圧が保持電圧より高い
為そのまま大電流が流ｎる状態が保持さｎｌついにはア
ルミ配線の溶断又は接合の劣化を生じる。
上述した従来の半導体保護装置は、保持電圧が電源電圧
に対しあまり高くないので、保護電圧範囲が狭いという
欠点がある。
に対しあまり高くないので、保護電圧範囲が狭いという
欠点がある。
本発明の目的は、保護電圧範囲の広い半導体保護装置を
提供する事にある。
提供する事にある。
本発明の半導体保護装置は、第１の導電型の半導体基板
又は島状領域とその表面上に近接して形成される二つの
第２導電型の拡散層領域とを備える半導体保護装置にお
いて、前記拡散領域の一方を直接又は抵抗を介して外部
接続端子に接続し、他方を前記半導体基板・前記島状領
域又は第２の導電型の絶縁ゲート電界効果トランジスタ
のソースが接続される電位とは異なる電位に接続して構
成される。
又は島状領域とその表面上に近接して形成される二つの
第２導電型の拡散層領域とを備える半導体保護装置にお
いて、前記拡散領域の一方を直接又は抵抗を介して外部
接続端子に接続し、他方を前記半導体基板・前記島状領
域又は第２の導電型の絶縁ゲート電界効果トランジスタ
のソースが接続される電位とは異なる電位に接続して構
成される。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す断面横形図でめる。
第１図に示す実施例はＰ型半導体基板１の表面にＮ型拡
散層領域２を２箇所設ける事によってＮＰＮのバイポー
ラトランジスタを形成し、＝万のＮ型拡散層領域２ｔ−
外部接続端子ｉ０１に接続し、Ｐ型半導体基板１を接地
電位１ｃ接続し、他方のＮ型拡散層領域２ｔ−Ｎ型電界
効果トランジスタ（図示せず）のソース電位（通常は接
地電位）と異なる電源電圧端子１０２に接続して構成さ
れている。
散層領域２を２箇所設ける事によってＮＰＮのバイポー
ラトランジスタを形成し、＝万のＮ型拡散層領域２ｔ−
外部接続端子ｉ０１に接続し、Ｐ型半導体基板１を接地
電位１ｃ接続し、他方のＮ型拡散層領域２ｔ−Ｎ型電界
効果トランジスタ（図示せず）のソース電位（通常は接
地電位）と異なる電源電圧端子１０２に接続して構成さ
れている。
第２図にその等価回路、第３図にその電圧・電１１Ｉ￥
ｊ性を示す。Ｍ３図において折線ａが第１図に示す実施
例の特性でめシ、折線すは第４図に示す従来例の特性（
第６図における折線すに同じ）である。
ｊ性を示す。Ｍ３図において折線ａが第１図に示す実施
例の特性でめシ、折線すは第４図に示す従来例の特性（
第６図における折線すに同じ）である。
第３図に図示するように保持電圧はほぼ電源電圧Ｖｃｃ
（５Ｖ）分高くなり、第４図に示す従来例において８Ｖ
だったものが第１図に示す実施例においては１３Ｖとな
る。又、負性抵抗領域に入る電圧そして電流も大きくな
る〇 以上説明したように、第１図に示す実施例はＮＰＮトラ
ンジスタとしてのＮ型拡散層領域２の一方を電源電圧端
子１０２に接続する事によって保持電圧を高くする事が
でき、電源電圧■。Ｃよシ高く保持電圧よシ低い電圧が
供給される端子にこのＮＰＮトランジスタを保護として
用い、この端子の電位が雑音等によってブレークダウン
電圧を越えて負性抵抗領域に入っても、その端子の電圧
が元にもどれば、保持電圧よシ低い為、大電流が流れ続
く事はなく、アルミ配線の溶断又は接合の劣化等による
保護素子の破壊を招かない。
（５Ｖ）分高くなり、第４図に示す従来例において８Ｖ
だったものが第１図に示す実施例においては１３Ｖとな
る。又、負性抵抗領域に入る電圧そして電流も大きくな
る〇 以上説明したように、第１図に示す実施例はＮＰＮトラ
ンジスタとしてのＮ型拡散層領域２の一方を電源電圧端
子１０２に接続する事によって保持電圧を高くする事が
でき、電源電圧■。Ｃよシ高く保持電圧よシ低い電圧が
供給される端子にこのＮＰＮトランジスタを保護として
用い、この端子の電位が雑音等によってブレークダウン
電圧を越えて負性抵抗領域に入っても、その端子の電圧
が元にもどれば、保持電圧よシ低い為、大電流が流れ続
く事はなく、アルミ配線の溶断又は接合の劣化等による
保護素子の破壊を招かない。
なお、第１図に示す実施例においてはＮ型拡散領域２の
一方の電位を電源電圧■ｃｃにしているが、ここの電位
はＰ型半導体基板１の電位（又はＮ型電界効果トランジ
スタのソース電位）より高ければ良くその高くなった分
だけ保持電圧は高くなる。
一方の電位を電源電圧■ｃｃにしているが、ここの電位
はＰ型半導体基板１の電位（又はＮ型電界効果トランジ
スタのソース電位）より高ければ良くその高くなった分
だけ保持電圧は高くなる。
また、第１図の実施例における外部接続端子１０１とそ
れに接続されるＮ型拡散層領域２の一方との間に抵抗を
設けても同様の効果が得られる。
れに接続されるＮ型拡散層領域２の一方との間に抵抗を
設けても同様の効果が得られる。
以上Ｐ型基板を用いる場合について本発明の詳細な説明
したが、Ｐウェル領域中にＮ型拡散層を形成し次場合も
同じある。
したが、Ｐウェル領域中にＮ型拡散層を形成し次場合も
同じある。
以上詳細に説明したように本発明の半導体保護装置は、
半導体基板又は島状領域と異なる導電型の二つの拡散層
領域の一方を半導体基板・島状領域又は（この拡散層領
域と同じ導電型の）’Ｉｔ界効果トランジスタのソース
が接続さｎる電位とは異なる電位に接続する事により、
製造工程に何ら工程を付加する事なく保持電圧を高くで
き、したがって保護電圧範囲を広くする事ができるとい
う効果がある。
半導体基板又は島状領域と異なる導電型の二つの拡散層
領域の一方を半導体基板・島状領域又は（この拡散層領
域と同じ導電型の）’Ｉｔ界効果トランジスタのソース
が接続さｎる電位とは異なる電位に接続する事により、
製造工程に何ら工程を付加する事なく保持電圧を高くで
き、したがって保護電圧範囲を広くする事ができるとい
う効果がある。
第１図は本発明の半導体保護装置の一実施例を示す断面
模型図、第２図・第３図は第１図に示す実施例の回路図
および電圧・電流特性を示すグラフ、第４図は従来の半
導体保護装置の一例を示す断面模型図、第５図・第６図
は第４図に示す従来例の回路図および電圧・電流特性を
示すグラフである。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型拡
散層領域、１０１・・・・・・外部接伏端子、１０２・
・・・・・電源電圧端子。 茅 １ 田 箒 ２ 凹 華 ５ 図
模型図、第２図・第３図は第１図に示す実施例の回路図
および電圧・電流特性を示すグラフ、第４図は従来の半
導体保護装置の一例を示す断面模型図、第５図・第６図
は第４図に示す従来例の回路図および電圧・電流特性を
示すグラフである。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型拡
散層領域、１０１・・・・・・外部接伏端子、１０２・
・・・・・電源電圧端子。 茅 １ 田 箒 ２ 凹 華 ５ 図
Claims (1)
- 第１の導電型の半導体基板又は島状領域とその表面上に
近接して形成される二つの第２導電型の拡散層領域とを
備える半導体保護装置において、前記拡散層領域の一方
を直接又は抵抗を介して外部接続端子に接続し、他方を
前記半導体基板・前記島状領域又は第２の導電型の絶縁
ゲート電界効果トランジスタのソースが接続される電位
とは異なる電位に接続した事を特徴とする半導体保護装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60141714A JPS622656A (ja) | 1985-06-28 | 1985-06-28 | 半導体保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60141714A JPS622656A (ja) | 1985-06-28 | 1985-06-28 | 半導体保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS622656A true JPS622656A (ja) | 1987-01-08 |
| JPH0528493B2 JPH0528493B2 (ja) | 1993-04-26 |
Family
ID=15298488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60141714A Granted JPS622656A (ja) | 1985-06-28 | 1985-06-28 | 半導体保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS622656A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58173866A (ja) * | 1982-04-06 | 1983-10-12 | Citizen Watch Co Ltd | 保護回路 |
-
1985
- 1985-06-28 JP JP60141714A patent/JPS622656A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58173866A (ja) * | 1982-04-06 | 1983-10-12 | Citizen Watch Co Ltd | 保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0528493B2 (ja) | 1993-04-26 |
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