JPS622701B2 - - Google Patents
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- Publication number
- JPS622701B2 JPS622701B2 JP57138847A JP13884782A JPS622701B2 JP S622701 B2 JPS622701 B2 JP S622701B2 JP 57138847 A JP57138847 A JP 57138847A JP 13884782 A JP13884782 A JP 13884782A JP S622701 B2 JPS622701 B2 JP S622701B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- cell
- test pad
- metal
- lsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、一般に大規模半導体集積回路（以
下LSIと云う）に関するもので、さらに詳しくは
フル・スライスLSIを実現する方法に関する。
下LSIと云う）に関するもので、さらに詳しくは
フル・スライスLSIを実現する方法に関する。
従来、LSIを実現するために、次の三つの方式
が提案され、実用的には(A)の方式が用いられてい
る。
が提案され、実用的には(A)の方式が用いられてい
る。
(A) 固定配線方式
(B) 任意配線方式
(C) 端子再配置方式
(A)の方式では、LSIに含まれる各々の素子を結
線するための配線パターンを固定とするため、そ
のLSIに含まれるすべての素子が良品であるとき
のみ、そのLSIが良品として得られる。すなわ
ち、あるLSIを構成するのに必要なウエーハ上の
所定の面積内で歩どまりが100％であることが要
求される。このため(A)の方式で実現できるLSIの
規模は、例えば面積で５mm×５mm、ゲート数で数
千ゲートの程度に限定されるのが普通である。
線するための配線パターンを固定とするため、そ
のLSIに含まれるすべての素子が良品であるとき
のみ、そのLSIが良品として得られる。すなわ
ち、あるLSIを構成するのに必要なウエーハ上の
所定の面積内で歩どまりが100％であることが要
求される。このため(A)の方式で実現できるLSIの
規模は、例えば面積で５mm×５mm、ゲート数で数
千ゲートの程度に限定されるのが普通である。
一方、(B)の方式は、第１図に示すように、ウエ
ーハー拡散処理の後、LSIを構成する単位セル
（例えば１ゲート）について、第１層配線で固定
パターンによるセル内配線を終了した状態で、電
気的特性の検査を実施し、良品セルの位置に応じ
て第２層、第３層配線による単位セル間の配線パ
ターンをウエーハ毎に任意に変更して配線を行
い、LSIを実現するものであり、詳しくは下記の
文献に記述されている。
ーハー拡散処理の後、LSIを構成する単位セル
（例えば１ゲート）について、第１層配線で固定
パターンによるセル内配線を終了した状態で、電
気的特性の検査を実施し、良品セルの位置に応じ
て第２層、第３層配線による単位セル間の配線パ
ターンをウエーハ毎に任意に変更して配線を行
い、LSIを実現するものであり、詳しくは下記の
文献に記述されている。
プロシーデイング・オブ・アイ・イー・イー・
イー（Proceedings，ofIEEE）1967年11月第55
巻、第11号、1988〜1997頁におけるラスロツプ
（Ｊ，Ｗ，Lathrop）他による「半導体アレー製
造と設計自動化による任意配線システム」。(B)の
方式の特徴は、ウエーハの不良セルの位置に応じ
て、セル間の配線を任意に変更することにより、
歩どまりがそれほど良くなくても、(A)の方式に比
べて非常に大規模のいわゆるフル・スライスLSI
を実現できることにある。ただし、同じ品種の
LSIに必要な第２層、第３層の複雑な配線パター
ンを多数必要とする欠点をもつ。
イー（Proceedings，ofIEEE）1967年11月第55
巻、第11号、1988〜1997頁におけるラスロツプ
（Ｊ，Ｗ，Lathrop）他による「半導体アレー製
造と設計自動化による任意配線システム」。(B)の
方式の特徴は、ウエーハの不良セルの位置に応じ
て、セル間の配線を任意に変更することにより、
歩どまりがそれほど良くなくても、(A)の方式に比
べて非常に大規模のいわゆるフル・スライスLSI
を実現できることにある。ただし、同じ品種の
LSIに必要な第２層、第３層の複雑な配線パター
ンを多数必要とする欠点をもつ。
これに対して(C)の方法では第２図に示すよう
に、ウエーハ拡散処理、固定パターンによる単位
セル内配線、単位セルの検査の後、不良セルをあ
らかじめ余分に作成してある単位セルのうち良品
であるセルと置き換える。すなわち、不良セルの
端子と余分の良品セルとを結ぶ「端子再配置配
線」を作成し、複雑なセル間配線は固定パターン
で行う。従つて不良セルの位置によつて変更すべ
き配線は単純で少量の「端子再配置配線」パター
ンのみですむので前記(B)の任意配線方式に比べ、
フルスライスLSIの実現が容易となる。(C)の方法
の詳細は下記の文献に記述されている。
に、ウエーハ拡散処理、固定パターンによる単位
セル内配線、単位セルの検査の後、不良セルをあ
らかじめ余分に作成してある単位セルのうち良品
であるセルと置き換える。すなわち、不良セルの
端子と余分の良品セルとを結ぶ「端子再配置配
線」を作成し、複雑なセル間配線は固定パターン
で行う。従つて不良セルの位置によつて変更すべ
き配線は単純で少量の「端子再配置配線」パター
ンのみですむので前記(B)の任意配線方式に比べ、
フルスライスLSIの実現が容易となる。(C)の方法
の詳細は下記の文献に記述されている。
1969年ブロシーデイング・オブ・エフ・ジエ
ー・シー・シー（Proc，FJCC），99〜109頁にお
けるカルホーン（Ｄ，Ｆ，Calhoun）による「不
完全な歩どまりのLSIアレーを結線するための端
子再配置手法」。
ー・シー・シー（Proc，FJCC），99〜109頁にお
けるカルホーン（Ｄ，Ｆ，Calhoun）による「不
完全な歩どまりのLSIアレーを結線するための端
子再配置手法」。
衆知のように、単位セルの面積は小さいほど歩
どまりが良く、前記(B)または(C)の方法を用いると
きに単位セルをできるだけ小さくすることが望ま
しい。しかし乍ら、従来のように単位セル内に電
気的特性の検査のためのテストパツドを設ける場
合には、テストパツドにかなりの大きさ（例えば
50μ×50μ）を必要とするため、小さい単位セル
で構成した前記(B)または(C)の方法によるLSIは実
現が困難であつた。
どまりが良く、前記(B)または(C)の方法を用いると
きに単位セルをできるだけ小さくすることが望ま
しい。しかし乍ら、従来のように単位セル内に電
気的特性の検査のためのテストパツドを設ける場
合には、テストパツドにかなりの大きさ（例えば
50μ×50μ）を必要とするため、小さい単位セル
で構成した前記(B)または(C)の方法によるLSIは実
現が困難であつた。
本発明の第１の目的は、充分小さい単位セルの
電気的特性の検査を行い、良品セルを利用した
LSIを構成できるようにするため、テスト用パツ
ドを別の配線層により設け、電気的特性を測定し
た後、テスト用パツドを除去する方法を提供する
ことにある。
電気的特性の検査を行い、良品セルを利用した
LSIを構成できるようにするため、テスト用パツ
ドを別の配線層により設け、電気的特性を測定し
た後、テスト用パツドを除去する方法を提供する
ことにある。
また、前に説明したように、前記(B)または(C)の
方法を用いてLSIを構成する場合、第１図又は第
２図における単位セルの検査を終了した後の工程
では歩どまりが高いことが望ましい。従来の技術
によれば、単位セル間配線工程で失敗したウエー
ハは廃棄せざるを得なかつた。本発明の第２の目
的は単位セル間配線工程に誤りがあつたときにそ
のウエーハを再処理する方法を提供することにあ
る。
方法を用いてLSIを構成する場合、第１図又は第
２図における単位セルの検査を終了した後の工程
では歩どまりが高いことが望ましい。従来の技術
によれば、単位セル間配線工程で失敗したウエー
ハは廃棄せざるを得なかつた。本発明の第２の目
的は単位セル間配線工程に誤りがあつたときにそ
のウエーハを再処理する方法を提供することにあ
る。
さらに、前記(B)および(C)の方法でLSIを構成す
る場合に、経済性向上のため次の点が重要であ
る。すなわち、前記(C)の方法の着眼点でもある
「ウエーハごとに変更すべきパターンをなるべく
少なくすること」である。本発明の第３の目的
は、これを実現するための良好な方法を提供する
ことにある。
る場合に、経済性向上のため次の点が重要であ
る。すなわち、前記(C)の方法の着眼点でもある
「ウエーハごとに変更すべきパターンをなるべく
少なくすること」である。本発明の第３の目的
は、これを実現するための良好な方法を提供する
ことにある。
本発明の大規模半導体集積回路の製造方法の第
１の特徴は、セル内配線層上に絶縁層を介して前
記配線層の所要部と電気的に接続したテスト用パ
ツドを設け、テスト用パツドに探針を接してセル
の電気的検査を行ない、しかる後テスト用パツド
を除去することにある。
１の特徴は、セル内配線層上に絶縁層を介して前
記配線層の所要部と電気的に接続したテスト用パ
ツドを設け、テスト用パツドに探針を接してセル
の電気的検査を行ない、しかる後テスト用パツド
を除去することにある。
さらに本発明は、タンタル，タングステン，チ
タン，白金等の硬質かつ耐蝕性の高い第１の金属
を用いて(B)方式または(C)方式ともセル内配線を形
成し、セル内配線層上に絶縁層を介してセル内配
線の所要部と電気的に接続された単位セルのテス
ト用パツドをアルミニウム等の軟質かつ耐蝕性の
低い第２の金属を用いて形成し、テスト用パツド
を用いてセルの電気的検査を行つた後テスト用パ
ツドを第１の金属は腐蝕しないか腐蝕しにくくか
つ第２の金属を腐蝕しやすい蝕刻液によつて蝕刻
除去することを特徴とする。
タン，白金等の硬質かつ耐蝕性の高い第１の金属
を用いて(B)方式または(C)方式ともセル内配線を形
成し、セル内配線層上に絶縁層を介してセル内配
線の所要部と電気的に接続された単位セルのテス
ト用パツドをアルミニウム等の軟質かつ耐蝕性の
低い第２の金属を用いて形成し、テスト用パツド
を用いてセルの電気的検査を行つた後テスト用パ
ツドを第１の金属は腐蝕しないか腐蝕しにくくか
つ第２の金属を腐蝕しやすい蝕刻液によつて蝕刻
除去することを特徴とする。
また、本発明は、(C)方式において、不良セルを
余分な良品セルと電気的に置き換える端子再配置
配線を上述の第１の金属で構成し、セル間配線を
前記第２の金属と同一性質の金属を使用して形成
して、セル間配線に誤りまたは欠陥があるときは
セル間配線層を上述の蝕刻により除去し、第２の
金属または他の金属を用いてセル間配線を再度形
成することを他の特徴とする。
余分な良品セルと電気的に置き換える端子再配置
配線を上述の第１の金属で構成し、セル間配線を
前記第２の金属と同一性質の金属を使用して形成
して、セル間配線に誤りまたは欠陥があるときは
セル間配線層を上述の蝕刻により除去し、第２の
金属または他の金属を用いてセル間配線を再度形
成することを他の特徴とする。
以上の本発明の夫々の特徴により次のような効
果がある。
果がある。
(1)テスト用パツドを使用することにより、単位
セルの面積を大きくすることなく単位セルの電気
的検査を行うことができるとともに、単位セルの
面積が小さいために集積度が向上し歩留りが向上
する。(2)セル内配線を硬質かつ耐蝕性の高い第１
の金属で構成し、テスト用パツドを軟質で耐蝕性
の低い第２の金属で構成ることにより、セルの電
気的検査のために探針をテスト用パツドに接触さ
せる際に探針の圧力や衝激をテスト用パツドが柔
らかいために吸収することができ、一方セル内配
線層は硬質であるために変形を受けずに機械的に
安定している。またテスト用パツドを蝕刻により
除去する際に、配線層が耐蝕性が高いため蝕刻液
の影響を受けずに耐蝕性の低いテスト用パツドの
みが蝕刻除去され、テスト用パツドの除去が容易
に行なうことができる。(3)端子再配置配線をも第
１の金属で形成し、単位セル間配線を第２の金属
で形成することにより、セル間配線に誤りがあつ
た場合には蝕刻液を用いて、耐蝕性の高い第１の
金属よりなるセル内配線および端子再配置配線に
化学的影響を与えることなく、耐蝕性の低い第２
の金属よりなるセル間配線のみを容易に除去し再
度配線を施すことが可能となり、ウエーハの無駄
を減少させることができる。
セルの面積を大きくすることなく単位セルの電気
的検査を行うことができるとともに、単位セルの
面積が小さいために集積度が向上し歩留りが向上
する。(2)セル内配線を硬質かつ耐蝕性の高い第１
の金属で構成し、テスト用パツドを軟質で耐蝕性
の低い第２の金属で構成ることにより、セルの電
気的検査のために探針をテスト用パツドに接触さ
せる際に探針の圧力や衝激をテスト用パツドが柔
らかいために吸収することができ、一方セル内配
線層は硬質であるために変形を受けずに機械的に
安定している。またテスト用パツドを蝕刻により
除去する際に、配線層が耐蝕性が高いため蝕刻液
の影響を受けずに耐蝕性の低いテスト用パツドの
みが蝕刻除去され、テスト用パツドの除去が容易
に行なうことができる。(3)端子再配置配線をも第
１の金属で形成し、単位セル間配線を第２の金属
で形成することにより、セル間配線に誤りがあつ
た場合には蝕刻液を用いて、耐蝕性の高い第１の
金属よりなるセル内配線および端子再配置配線に
化学的影響を与えることなく、耐蝕性の低い第２
の金属よりなるセル間配線のみを容易に除去し再
度配線を施すことが可能となり、ウエーハの無駄
を減少させることができる。
次に本発明の具体的実施例につき説明する。
第３図ないし第８図を参照すると、第９図に等
価回路で示す３入力TTLゲートを単位セルとす
る大規模集積回路の構成法が主要製造工程順に示
してある。図中、ＸおよびＹは使用を予定されて
いるセルであり、Ｚは予備のセルである。初め
に、衆知の集積回路製造技術により、半導体基板
１０に負荷抵抗素子１１、ゲートトランジスタ素
子１２、インパータトランジスタ素子１３、を
各々形成し、基板表面を覆う絶縁被膜２０に電極
端子取出しのための開孔３０および接地端子取出
しのための直接基板に通ずる開孔３１を設け、し
かるのち良好なオーム接触を得る目的で該開孔部
に白金シリサイド４０を形成しておく（第３図
Ａ，Ｂ。次に固定パターンマスクを用いて0.2ミ
クロン厚のタンタル薄膜からなるセル内電極配線
路１４を形成する（第４図Ａ，Ｂ）。
価回路で示す３入力TTLゲートを単位セルとす
る大規模集積回路の構成法が主要製造工程順に示
してある。図中、ＸおよびＹは使用を予定されて
いるセルであり、Ｚは予備のセルである。初め
に、衆知の集積回路製造技術により、半導体基板
１０に負荷抵抗素子１１、ゲートトランジスタ素
子１２、インパータトランジスタ素子１３、を
各々形成し、基板表面を覆う絶縁被膜２０に電極
端子取出しのための開孔３０および接地端子取出
しのための直接基板に通ずる開孔３１を設け、し
かるのち良好なオーム接触を得る目的で該開孔部
に白金シリサイド４０を形成しておく（第３図
Ａ，Ｂ。次に固定パターンマスクを用いて0.2ミ
クロン厚のタンタル薄膜からなるセル内電極配線
路１４を形成する（第４図Ａ，Ｂ）。
この際にはいわゆる剥離法を用いるのが好適で
ある。即ち、基板表面にフオト・レジストを塗布
し、選択的にフオト・レジストを除去したのちタ
ンタル薄膜を全面に被着し、しかるのちフオト・
レジスト除去処理を施こす。この処理によりフオ
ト・レジスト上に被着したタンタル薄膜はフオ
ト・レジストと共に除去され、基板表面に直接被
着したタンタル薄膜のみが残存して配線路が形成
される。次に電極配線路を含む基板表面の全面
に、0.5ミクロン厚の二酸化シリコン膜２１を衆
知の気相成長法により被着し、所望部分に電極配
線路１４に達する開孔３２を設ける（第５図Ａ，
Ｂ）。次いで基板表面に２ミクロン厚のアルミニ
ウム薄膜を被着し、選択エツチング法によりテス
トパツド１５を形成する（第６図Ａ，Ｂ）。ここ
で、該テストパツドは開孔３１および電極配線路
１４を通じて前記TTLゲートの入出力端子及び
電源端子に各々接続されており、一方半導体基板
１０は前記開孔３１及び電極配線路１４を通じて
TTLゲートの接地端子に接続されているから、
テストパツド及び半導体基板に探針を接続するこ
とにより各セルの電気特性を測定し、その良否を
判定することができる。この際に、テストパツド
は柔らかいアルミニウムで構成され、その下に存
在する絶縁膜及び電極配線路は硬い材料で構成さ
れているから、探針接続による圧力はアルミニウ
ムで吸収され、絶縁膜及び電極配線路を損傷する
ことはない。単位セルの良否判定後、テストパツ
ドを除去する。この際には、80℃のリン酸溶液を
用いるのが好適である。リン酸溶液はアルミニウ
ムを溶解し、二酸化シリコン及びタンタルは溶解
しないため絶縁膜２１及び配線路１４を損傷する
ことなく容易にテストパツドを除去することがで
きる。次に前記剥離法により0.2ミクロン厚のタ
ンタル薄膜からなる端子再配置配線路１６を形成
する（第７図Ａ，Ｂ）。この際には、前記単位セ
ルの良否情報により、使用を予定されていてかつ
不良であつたセルを良品の予備セルで置換えるた
めの代替配線パターンを特別に作成して用いる。
第７図Ａ，Ｂに示した本実施例に於ては、使用予
定セルＸ，ＹのうちＸが不良であつたため、これ
を良品の予備セルＺで置換えた例である。次に配
線路１６を含む基板表面に0.5ミクロン厚の絶縁
膜２２を被着し、予定された位置に配線路１６に
達する開孔３３を設ける（第８図Ａ，Ｂ）。以上
の製造工程により、すべての予定された位置に於
いてすべて良品セルに連結する電極端子が配置さ
れた半導体基板が得られた。最後にかくして得ら
れた半導体基板上に固定パターンによるセル間配
線を施して、大規模集積回路が完成する。セル間
配線にはアルミニウムを用いるとよい。セル間配
線に欠陥が生じた場合、前記リン酸溶液を使用す
ることにより安全かつ容易に、セル間配線のみを
除去し、再生を計ることができる。
ある。即ち、基板表面にフオト・レジストを塗布
し、選択的にフオト・レジストを除去したのちタ
ンタル薄膜を全面に被着し、しかるのちフオト・
レジスト除去処理を施こす。この処理によりフオ
ト・レジスト上に被着したタンタル薄膜はフオ
ト・レジストと共に除去され、基板表面に直接被
着したタンタル薄膜のみが残存して配線路が形成
される。次に電極配線路を含む基板表面の全面
に、0.5ミクロン厚の二酸化シリコン膜２１を衆
知の気相成長法により被着し、所望部分に電極配
線路１４に達する開孔３２を設ける（第５図Ａ，
Ｂ）。次いで基板表面に２ミクロン厚のアルミニ
ウム薄膜を被着し、選択エツチング法によりテス
トパツド１５を形成する（第６図Ａ，Ｂ）。ここ
で、該テストパツドは開孔３１および電極配線路
１４を通じて前記TTLゲートの入出力端子及び
電源端子に各々接続されており、一方半導体基板
１０は前記開孔３１及び電極配線路１４を通じて
TTLゲートの接地端子に接続されているから、
テストパツド及び半導体基板に探針を接続するこ
とにより各セルの電気特性を測定し、その良否を
判定することができる。この際に、テストパツド
は柔らかいアルミニウムで構成され、その下に存
在する絶縁膜及び電極配線路は硬い材料で構成さ
れているから、探針接続による圧力はアルミニウ
ムで吸収され、絶縁膜及び電極配線路を損傷する
ことはない。単位セルの良否判定後、テストパツ
ドを除去する。この際には、80℃のリン酸溶液を
用いるのが好適である。リン酸溶液はアルミニウ
ムを溶解し、二酸化シリコン及びタンタルは溶解
しないため絶縁膜２１及び配線路１４を損傷する
ことなく容易にテストパツドを除去することがで
きる。次に前記剥離法により0.2ミクロン厚のタ
ンタル薄膜からなる端子再配置配線路１６を形成
する（第７図Ａ，Ｂ）。この際には、前記単位セ
ルの良否情報により、使用を予定されていてかつ
不良であつたセルを良品の予備セルで置換えるた
めの代替配線パターンを特別に作成して用いる。
第７図Ａ，Ｂに示した本実施例に於ては、使用予
定セルＸ，ＹのうちＸが不良であつたため、これ
を良品の予備セルＺで置換えた例である。次に配
線路１６を含む基板表面に0.5ミクロン厚の絶縁
膜２２を被着し、予定された位置に配線路１６に
達する開孔３３を設ける（第８図Ａ，Ｂ）。以上
の製造工程により、すべての予定された位置に於
いてすべて良品セルに連結する電極端子が配置さ
れた半導体基板が得られた。最後にかくして得ら
れた半導体基板上に固定パターンによるセル間配
線を施して、大規模集積回路が完成する。セル間
配線にはアルミニウムを用いるとよい。セル間配
線に欠陥が生じた場合、前記リン酸溶液を使用す
ることにより安全かつ容易に、セル間配線のみを
除去し、再生を計ることができる。
第１図は任意配線方式の製造手順を示す工程
図、第２図は端子再配置配線方式の製造手順を示
す工程図、第３図乃至第８図は本発明による大規
模半導体集積回路の製造方法を説明するための各
工程における図であり、Ａ図は平面図、Ｂ図はそ
れぞれのＡ図におけるα―α′面での断面図であ
る。第９図は第３図の例に用いたTTL基本セル
を示す回路図、第１０図は単位セルのテストパツ
ドの設け方の他の例を示す平面図である。 図中の符号は、１０：半導体基板、１１：負荷
抵抗素子、１２：ゲート・トランジスタ素子、１
３：インバータ・トランジスタ素子、１４：電極
配線路、１５：テスト用パツド、１６：配線路、
２０，２１，２２：絶縁膜（二酸化シリコン）、
３０，３１，３２，３３：開孔部、５０，５１，
５２：セル間配線用端子、５３，５４：セル端
子、５５：端子再配置配線パタン、５６：切離し
用パタン、５７：シリコン基板、５８：二酸化シ
リコン、５９，６０：フオト・レジスト。
図、第２図は端子再配置配線方式の製造手順を示
す工程図、第３図乃至第８図は本発明による大規
模半導体集積回路の製造方法を説明するための各
工程における図であり、Ａ図は平面図、Ｂ図はそ
れぞれのＡ図におけるα―α′面での断面図であ
る。第９図は第３図の例に用いたTTL基本セル
を示す回路図、第１０図は単位セルのテストパツ
ドの設け方の他の例を示す平面図である。 図中の符号は、１０：半導体基板、１１：負荷
抵抗素子、１２：ゲート・トランジスタ素子、１
３：インバータ・トランジスタ素子、１４：電極
配線路、１５：テスト用パツド、１６：配線路、
２０，２１，２２：絶縁膜（二酸化シリコン）、
３０，３１，３２，３３：開孔部、５０，５１，
５２：セル間配線用端子、５３，５４：セル端
子、５５：端子再配置配線パタン、５６：切離し
用パタン、５７：シリコン基板、５８：二酸化シ
リコン、５９，６０：フオト・レジスト。
Claims (1)
- １ 複数の回路素子が形成された半導体基板上に
第１の絶縁層を介して第１の金属でなる素子間接
続配線を形成し、該素子間接続配線の所定部に接
続しかつエツチング除去するエツチング液が前記
第１の金属とは異なる第２の金属でなるテスト用
パツドを前記素子間接続配線上に第２の絶縁層を
介して形成し、該テスト用パツドにより電気的検
査を行つた後に前記テスト用パツドを除去する工
程を有することを特徴とする大規模半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138847A JPS5844734A (ja) | 1982-08-09 | 1982-08-09 | 大規模半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138847A JPS5844734A (ja) | 1982-08-09 | 1982-08-09 | 大規模半導体集積回路装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50025354A Division JPS582453B2 (ja) | 1975-02-28 | 1975-02-28 | ダイキボハンドウタイシユウセキカイロソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844734A JPS5844734A (ja) | 1983-03-15 |
| JPS622701B2 true JPS622701B2 (ja) | 1987-01-21 |
Family
ID=15231564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57138847A Granted JPS5844734A (ja) | 1982-08-09 | 1982-08-09 | 大規模半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844734A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220029408A (ko) * | 2020-09-01 | 2022-03-08 | 도쿄엘렉트론가부시키가이샤 | 제어 방법 및 유도 결합 플라스마 처리 장치 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172243A (ja) * | 1983-03-18 | 1984-09-28 | Nippon Denso Co Ltd | Ｉｃウエハ |
| JP6500443B2 (ja) * | 2015-01-06 | 2019-04-17 | セイコーエプソン株式会社 | 半導体装置、半導体装置の製造方法、電気光学装置、及び電子機器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4870475A (ja) * | 1971-12-23 | 1973-09-25 |
-
1982
- 1982-08-09 JP JP57138847A patent/JPS5844734A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220029408A (ko) * | 2020-09-01 | 2022-03-08 | 도쿄엘렉트론가부시키가이샤 | 제어 방법 및 유도 결합 플라스마 처리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5844734A (ja) | 1983-03-15 |
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