JPS622719B2 - - Google Patents
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- JPS622719B2 JPS622719B2 JP18309181A JP18309181A JPS622719B2 JP S622719 B2 JPS622719 B2 JP S622719B2 JP 18309181 A JP18309181 A JP 18309181A JP 18309181 A JP18309181 A JP 18309181A JP S622719 B2 JPS622719 B2 JP S622719B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/30—Structure or shape of the active region; Materials used for the active region
Landscapes
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- General Physics & Mathematics (AREA)
- Electromagnetism (AREA)
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- Semiconductor Lasers (AREA)
Description
【発明の詳細な説明】
本発明は半導体レーザ装置の製造方法に関し、
さらに詳述すれば、発光領域を流れる電流を変調
するための機能回路素子を集積化した素子及び集
積回路を具えた半導体レーザ装置の製造方法に関
するものである。
さらに詳述すれば、発光領域を流れる電流を変調
するための機能回路素子を集積化した素子及び集
積回路を具えた半導体レーザ装置の製造方法に関
するものである。
最近、半導体レーザー素子を回路と併用させて
機能的デバイスとして動作させる要望が出てき
た。例えば、変調回路と半導体レーザー素子とを
組合わせて、回路の出力が一定の値のときレーザ
ー光を放出させ、それをグラスフアイバーなどに
導入させて光通信に応用する提案等がなされてい
る。
機能的デバイスとして動作させる要望が出てき
た。例えば、変調回路と半導体レーザー素子とを
組合わせて、回路の出力が一定の値のときレーザ
ー光を放出させ、それをグラスフアイバーなどに
導入させて光通信に応用する提案等がなされてい
る。
従来この種の装置は、高比抵抗、或いは導電型
半導体層を、液相成長法、又は、熱拡散法等によ
り形成されていた。しかし、上述の液相成長法な
どは、ドープ量の正確な制御が困難であり、安定
した高比抵抗層を形成することは難かしかつた。
また、選択的に液相成長させると、他の半導体層
との間に互いに歪などの影響を与えたまま半導体
層を形成することとなり出来上つた素子を極めて
電気的に劣化させる欠点が存した。
半導体層を、液相成長法、又は、熱拡散法等によ
り形成されていた。しかし、上述の液相成長法な
どは、ドープ量の正確な制御が困難であり、安定
した高比抵抗層を形成することは難かしかつた。
また、選択的に液相成長させると、他の半導体層
との間に互いに歪などの影響を与えたまま半導体
層を形成することとなり出来上つた素子を極めて
電気的に劣化させる欠点が存した。
本発明の目的は、上記欠点の無い、簡単な構成
で半導体レーザ素子を機能デバイス回路等に使用
するに適した新規な半導体レーザ装置の製造方法
を提供することにある。
で半導体レーザ素子を機能デバイス回路等に使用
するに適した新規な半導体レーザ装置の製造方法
を提供することにある。
上記目的を達成するための本発明の構成は、半
導体基板上に設けられた活性層上に、更に、半導
体層を単層もしくは複層形成する工程と、該層中
に酸素又はAl元素を選択的にイオン打込みを行
なう工程と、上記イオン打込みにより形成された
高比抵抗層又は該層上に回路素子形成領域を設け
る工程とを有することにある。
導体基板上に設けられた活性層上に、更に、半導
体層を単層もしくは複層形成する工程と、該層中
に酸素又はAl元素を選択的にイオン打込みを行
なう工程と、上記イオン打込みにより形成された
高比抵抗層又は該層上に回路素子形成領域を設け
る工程とを有することにある。
本発明は、上述のように半導体層をイオン打込
みにより高比抵抗層に転化させることにより、界
面および表面状態が良好で電気的特性の良好な高
比抵抗層が形成される。すなわち、液相成長法な
ど新規の層を逐次積上げて形成するものと異な
り、既存の半導体層を逐一徐々に高比抵抗層に転
化せしめていくので無理なく安定した層が得られ
るわけである。引き続いて、後の工程で素子形成
領域が形成される。この工程は800〜1000℃の高
温雰囲気中で行なわれるので、実質的なイオン打
込み後の熱処理工程と併用され、工程の簡素化に
利点がある。打込みエネルギーは800〜1500KeV
で1013〜1015cm-2打込まれる。この打込みエネル
ギーは通常の導電型不純物をドープする場合よ
り、数倍高い。800KeVに満たない場合は充分高
比抵抗層が得られず、また、1500KeVを越える場
合は、却つて半導体層に欠陥を発生せしめ好まし
くない。打込み深さは、所望の素子の大きさで異
なるが普通１〜５μｍで活性層に到達しない深さ
で、かつキヤツプ層より深く形成することが肝要
である。
みにより高比抵抗層に転化させることにより、界
面および表面状態が良好で電気的特性の良好な高
比抵抗層が形成される。すなわち、液相成長法な
ど新規の層を逐次積上げて形成するものと異な
り、既存の半導体層を逐一徐々に高比抵抗層に転
化せしめていくので無理なく安定した層が得られ
るわけである。引き続いて、後の工程で素子形成
領域が形成される。この工程は800〜1000℃の高
温雰囲気中で行なわれるので、実質的なイオン打
込み後の熱処理工程と併用され、工程の簡素化に
利点がある。打込みエネルギーは800〜1500KeV
で1013〜1015cm-2打込まれる。この打込みエネル
ギーは通常の導電型不純物をドープする場合よ
り、数倍高い。800KeVに満たない場合は充分高
比抵抗層が得られず、また、1500KeVを越える場
合は、却つて半導体層に欠陥を発生せしめ好まし
くない。打込み深さは、所望の素子の大きさで異
なるが普通１〜５μｍで活性層に到達しない深さ
で、かつキヤツプ層より深く形成することが肝要
である。
また、打込みは予じめ所定のマスクを介して選
択的に行なつてレーザの発光領域を回避させてお
くことが必要である。前述したように、高エネル
ギーで打込むので深い深さまで容易に高比抵抗層
化ができる。また、表面から、0.5〜0.6μｍの処
に打込んだ原子の濃度のピーク値を有する。これ
は、所定の半導体層内部に一層絶縁効果の高い領
域を保有し、高比抵抗層を一層効あるものとする
と共に、表面、及びさらに深い半導体層内の領域
を多量のドープによる結晶的破損から未然に阻止
し得る効も併用している。これらの、打込み技術
は、通常のシリコン半導体装置等を形成する場合
と、基体的に同じものが使用され新らたに特別な
付属装置などを必要としないので極めて、容易な
方法で電気的特性の良好な半導体レーザが提供で
きる。
択的に行なつてレーザの発光領域を回避させてお
くことが必要である。前述したように、高エネル
ギーで打込むので深い深さまで容易に高比抵抗層
化ができる。また、表面から、0.5〜0.6μｍの処
に打込んだ原子の濃度のピーク値を有する。これ
は、所定の半導体層内部に一層絶縁効果の高い領
域を保有し、高比抵抗層を一層効あるものとする
と共に、表面、及びさらに深い半導体層内の領域
を多量のドープによる結晶的破損から未然に阻止
し得る効も併用している。これらの、打込み技術
は、通常のシリコン半導体装置等を形成する場合
と、基体的に同じものが使用され新らたに特別な
付属装置などを必要としないので極めて、容易な
方法で電気的特性の良好な半導体レーザが提供で
きる。
このように、イオン打込みは、打込まれた半導
体層を破壊することなく極めて結晶的に安定に保
持させたまま高比抵抗層を形成するので、この打
込み層内に他の半導体元素を打込んで素子形成領
域の形成を可能ならしめる。また、この打込み層
は表面も安定した状態で得られるので結晶の整合
性がよく、該層上に他の半導体層を形成してもこ
の半導体層は完全な結晶性が得られ、この半導体
層を素子形成領域としての使用を可能ならしめ
る。
体層を破壊することなく極めて結晶的に安定に保
持させたまま高比抵抗層を形成するので、この打
込み層内に他の半導体元素を打込んで素子形成領
域の形成を可能ならしめる。また、この打込み層
は表面も安定した状態で得られるので結晶の整合
性がよく、該層上に他の半導体層を形成してもこ
の半導体層は完全な結晶性が得られ、この半導体
層を素子形成領域としての使用を可能ならしめ
る。
上述のように、極めて絶縁体に近い高比抵抗層
が上記半導体層中に形成させることによりレーザ
などの発光素子部分と、回路部分とが分離され、
配線層により結続されている。このため、上記高
比抵抗層は選択的に設けられているので電極から
の電流は特定の領域に集中しレーザ素子における
電流閉じ込め効果を有し、動作電流の効率化を促
すとともに、レーザ素子と能動回路とを絶縁分離
する。この絶縁分離は導電型不純物とは異なる元
素がイオン打込みにより半導体層中に打込まれて
高比抵抗層が形成されて得られるものであり、従
来のたとえばPN接合による分離に比較して、寄
生容量分が極めて小さいので高周波特性が良好で
ある。この、高比抵抗層は、GaAs、GaAlAsな
どの化合物半導体層などに、酸素イオンなどをイ
オン打込みにより打込んで形成される。イオン源
としては上記酸素、Alなどの他にも打込み後に
変化しないものであれば適宜目的により用いられ
るが打込み後の熱処理により低比抵抗にならない
ことが肝要である。この意味で酸素、Al等が好
ましい。上記高比抵抗層は、前述のようにレーザ
素子部分と回路素子部分とが分離されればよい
が、レーザの活性層の深さよりは浅く、クラツド
層よりは深いことが望ましい。この方が動作電流
が活性層に到達するまでに拡がらずに有効活用が
でき、かつ、打込による結晶性の低下が活性層に
及ぶことなく電流狭搾の効果がより高められる。
また、半導体材料としては、In、Ga、Al、
AsP、およびSbからなる群のうち少く共３種類
を構成元素とすることが肝要である。これらはヘ
テロ接合を有する半導体レーザに極めて有効であ
るからである。以下実施例を用いて詳述する。
が上記半導体層中に形成させることによりレーザ
などの発光素子部分と、回路部分とが分離され、
配線層により結続されている。このため、上記高
比抵抗層は選択的に設けられているので電極から
の電流は特定の領域に集中しレーザ素子における
電流閉じ込め効果を有し、動作電流の効率化を促
すとともに、レーザ素子と能動回路とを絶縁分離
する。この絶縁分離は導電型不純物とは異なる元
素がイオン打込みにより半導体層中に打込まれて
高比抵抗層が形成されて得られるものであり、従
来のたとえばPN接合による分離に比較して、寄
生容量分が極めて小さいので高周波特性が良好で
ある。この、高比抵抗層は、GaAs、GaAlAsな
どの化合物半導体層などに、酸素イオンなどをイ
オン打込みにより打込んで形成される。イオン源
としては上記酸素、Alなどの他にも打込み後に
変化しないものであれば適宜目的により用いられ
るが打込み後の熱処理により低比抵抗にならない
ことが肝要である。この意味で酸素、Al等が好
ましい。上記高比抵抗層は、前述のようにレーザ
素子部分と回路素子部分とが分離されればよい
が、レーザの活性層の深さよりは浅く、クラツド
層よりは深いことが望ましい。この方が動作電流
が活性層に到達するまでに拡がらずに有効活用が
でき、かつ、打込による結晶性の低下が活性層に
及ぶことなく電流狭搾の効果がより高められる。
また、半導体材料としては、In、Ga、Al、
AsP、およびSbからなる群のうち少く共３種類
を構成元素とすることが肝要である。これらはヘ
テロ接合を有する半導体レーザに極めて有効であ
るからである。以下実施例を用いて詳述する。
実施例 １
第１図は本発明の半導体レーザ装置の概略断面
図である。レーザ光の進行方向に垂直な面での断
面図を示している。
図である。レーザ光の進行方向に垂直な面での断
面図を示している。
ｎ―GaAs基板１上に、公知の液相成長技術
で、厚さ１〜３μｍのｎ―Ga1-xAlxAs（0.2≦ｘ
≦0.7）なる第１クラツド層２と、該層２上に形
成された厚さ0.05〜1.5μｍのｎ型又はｐ型もし
くはアンドープのGa1-yAlyAs（０≦ｙ≦0.3）な
る活性層３と、該層３上に厚さ１〜３μｍのｐ―
Ga1-zAlzAs（0.2≦ｚ≦0.7）なる第２クラツド層
４と、該層４上に厚さ0.1〜0.7μｍのｐ―GaAs
なるキヤツプ層５とが形成される。このキヤツプ
層５の囲りに高比抵抗層６がたとえば酸素のイオ
ン打込みにより形成される。上記キヤツプ層５の
幅は1.5〜2.5μｍ程度である。このようにして動
作電流の狭搾型のレーザ素子が構成される。な
お、破線で示した領域１５はレーザの既その発光
領域を示す。レーザの横モード制御のために、図
のように上記基板１に予じめ断面が逆台形状の窪
味（溝）が設けられてあつてもよい。上記レーザ
素子領域に並置して上記高比抵抗層６上に後述す
る方法により形成された回路素子形成領域を形成
するｎ―GaAs層７が設けられている。該領域７
上もしくは領域７内に、公知の製造手段により回
路機能素子が形成される。例えば、図の如く、ソ
ース電極８、ゲート電極９、ドレイン電極１０、
絶縁膜１４、そして金属電極１２および１３を設
けて電界効果型のトランジスタが構成されてい
る。第２図は上記第１図の概略上面図である。上
記金属配線１２は、上記レーザの電極部１１と接
続されている。一方、上記FETのソース電極８
に接続されている。上記ゲート電極９は上記ドレ
イン電極１０に接続している電極１３を割つて中
間をゲート用ボンデイングパツド１６と接続され
ている。これら、電極１２，１３および１６の形
態、形状は回路素子や使用目的により適宜変化が
可能である。次いで本発明の製造方法について述
べる。
で、厚さ１〜３μｍのｎ―Ga1-xAlxAs（0.2≦ｘ
≦0.7）なる第１クラツド層２と、該層２上に形
成された厚さ0.05〜1.5μｍのｎ型又はｐ型もし
くはアンドープのGa1-yAlyAs（０≦ｙ≦0.3）な
る活性層３と、該層３上に厚さ１〜３μｍのｐ―
Ga1-zAlzAs（0.2≦ｚ≦0.7）なる第２クラツド層
４と、該層４上に厚さ0.1〜0.7μｍのｐ―GaAs
なるキヤツプ層５とが形成される。このキヤツプ
層５の囲りに高比抵抗層６がたとえば酸素のイオ
ン打込みにより形成される。上記キヤツプ層５の
幅は1.5〜2.5μｍ程度である。このようにして動
作電流の狭搾型のレーザ素子が構成される。な
お、破線で示した領域１５はレーザの既その発光
領域を示す。レーザの横モード制御のために、図
のように上記基板１に予じめ断面が逆台形状の窪
味（溝）が設けられてあつてもよい。上記レーザ
素子領域に並置して上記高比抵抗層６上に後述す
る方法により形成された回路素子形成領域を形成
するｎ―GaAs層７が設けられている。該領域７
上もしくは領域７内に、公知の製造手段により回
路機能素子が形成される。例えば、図の如く、ソ
ース電極８、ゲート電極９、ドレイン電極１０、
絶縁膜１４、そして金属電極１２および１３を設
けて電界効果型のトランジスタが構成されてい
る。第２図は上記第１図の概略上面図である。上
記金属配線１２は、上記レーザの電極部１１と接
続されている。一方、上記FETのソース電極８
に接続されている。上記ゲート電極９は上記ドレ
イン電極１０に接続している電極１３を割つて中
間をゲート用ボンデイングパツド１６と接続され
ている。これら、電極１２，１３および１６の形
態、形状は回路素子や使用目的により適宜変化が
可能である。次いで本発明の製造方法について述
べる。
半導体レーザの各半導体層２，３，４および５
は従来のスライド法を使用した液相成長法により
所定の半導体基板上に容易に形成される。例え
ば、半導体層２は、結晶溶液の組成は、Gaを
6g、GaAsを400mg、Alを10mg、そしてTeを0.5mg
に調整することにより得られる。また、活性層３
は、Gaを６ｇ、GaAsを400mg、そしてAlを２mg
に、クラツド層４はGaを６ｇ、GaAsを400mg，
Alを10mg、そしてZnを30mgに、さらにまた、キ
ヤツプ層５は、Gaを６ｇ、GaAsを400mg、そし
てZnを30mgに調整することにより得られる。
は従来のスライド法を使用した液相成長法により
所定の半導体基板上に容易に形成される。例え
ば、半導体層２は、結晶溶液の組成は、Gaを
6g、GaAsを400mg、Alを10mg、そしてTeを0.5mg
に調整することにより得られる。また、活性層３
は、Gaを６ｇ、GaAsを400mg、そしてAlを２mg
に、クラツド層４はGaを６ｇ、GaAsを400mg，
Alを10mg、そしてZnを30mgに、さらにまた、キ
ヤツプ層５は、Gaを６ｇ、GaAsを400mg、そし
てZnを30mgに調整することにより得られる。
第３図に示す如く、ストライプ状の溝（深さ
0.5〜５μｍ）１８を有するｎ型GaAs半導体基板
上に説明した如き半導体層２〜５を成長せしめ
る。各層の厚みは前に述べた通りである。
0.5〜５μｍ）１８を有するｎ型GaAs半導体基板
上に説明した如き半導体層２〜５を成長せしめ
る。各層の厚みは前に述べた通りである。
レーザ発振せしめる領域の上部（これは上述の
溝の部分に対応している）にフオトレジスト等で
イオン打込み用マスク１７を帯状に形成する。
溝の部分に対応している）にフオトレジスト等で
イオン打込み用マスク１７を帯状に形成する。
第４図に示す如くイオン打込用マスク１７を介
し、800KeV、深さ0.5〜２μｍで酸素イオン２１
を打込み、高比抵抗層６を形成する。次いで、第
５図に示したように、マスク１７を除去後、ｎ―
GaAs層７を厚さ0.2〜５μｍ液相成長法で作製す
る。通常の化学食刻法を用いてFETを形成する
部分のみｎ―GaAs層７を残す。レーザ素子部に
対応する領域上は、ｐ―GaAs層５が露出する
（第６図）。こうして準備された半導体基体表面全
面に厚さ0.5μｍのSiO2膜１４をCVD法で形成
し、更にソースおよびドレインに対応する箇所の
SiO2膜を選択的に除去する。第７図がこの状態
である。この除去された箇所にAu―Ge―Niを蒸
着し、所定形状にパターニングののち、アロイ化
し電極８，１０を形成する。次いで、前記第１図
に示した如く、レーザ電極部に対応するSiO2膜
を開口し、レーザ電極部、及びゲート電極部分に
Ti、Gr、Auを積層して蒸着し所定の金属パター
ンを形成する。基板結晶の裏面を研磨し、100μ
ｍ程度まで薄くした後、ｎ側電極１８としてAu
―Snを蒸着後、素子を分離し、ボンデイングを
行なう。このようにして、能動回路を具なえた半
導体レーザ装置が形成される。第１図がこの完成
図である。
し、800KeV、深さ0.5〜２μｍで酸素イオン２１
を打込み、高比抵抗層６を形成する。次いで、第
５図に示したように、マスク１７を除去後、ｎ―
GaAs層７を厚さ0.2〜５μｍ液相成長法で作製す
る。通常の化学食刻法を用いてFETを形成する
部分のみｎ―GaAs層７を残す。レーザ素子部に
対応する領域上は、ｐ―GaAs層５が露出する
（第６図）。こうして準備された半導体基体表面全
面に厚さ0.5μｍのSiO2膜１４をCVD法で形成
し、更にソースおよびドレインに対応する箇所の
SiO2膜を選択的に除去する。第７図がこの状態
である。この除去された箇所にAu―Ge―Niを蒸
着し、所定形状にパターニングののち、アロイ化
し電極８，１０を形成する。次いで、前記第１図
に示した如く、レーザ電極部に対応するSiO2膜
を開口し、レーザ電極部、及びゲート電極部分に
Ti、Gr、Auを積層して蒸着し所定の金属パター
ンを形成する。基板結晶の裏面を研磨し、100μ
ｍ程度まで薄くした後、ｎ側電極１８としてAu
―Snを蒸着後、素子を分離し、ボンデイングを
行なう。このようにして、能動回路を具なえた半
導体レーザ装置が形成される。第１図がこの完成
図である。
レーザの発振しきい電流値は60mA、最大出力
10mwで、3GHzで変調することができた。
10mwで、3GHzで変調することができた。
本発明の製造方法は改良が可能である。この例
を第８〜９図を用いて説明する。第８図ではレー
ザ構造作成後、酸素イオン打込みの時800〜
1500KeVの高エネルギーで打込み同図右に示すよ
うに表面では酸素濃度は比較的低く、表面から
0.5〜0.6μｍのところにピークを持つプロフアイ
ルを形成する。この時ピーク付近の酸素濃度は十
分高くレーザとFETの分離は完全に行なわれ、
かつ表面付近の酸素濃度は十分に低くここに作ら
れるFETの特性は損なわれない。さらにこの上
に第９図に示す如くSiあるいはSeをSiならば75〜
100KeV、５×1011〜５×1012cm-2Seは250〜
300KeV5×1011〜５×1012cm-2打込みFETなどの
素子形成用の活性層１９を形成する。この時Siあ
るいはSeはホトレジストマスク２０を通した選
択イオン打込みにより打込まれFETとレーザ、
あるいは他のFETとの間は電気的に絶縁分離さ
れる。その後のゲートおよび電極は前述の第７図
と全く同じ方法により形成されるので説明を省略
する。
を第８〜９図を用いて説明する。第８図ではレー
ザ構造作成後、酸素イオン打込みの時800〜
1500KeVの高エネルギーで打込み同図右に示すよ
うに表面では酸素濃度は比較的低く、表面から
0.5〜0.6μｍのところにピークを持つプロフアイ
ルを形成する。この時ピーク付近の酸素濃度は十
分高くレーザとFETの分離は完全に行なわれ、
かつ表面付近の酸素濃度は十分に低くここに作ら
れるFETの特性は損なわれない。さらにこの上
に第９図に示す如くSiあるいはSeをSiならば75〜
100KeV、５×1011〜５×1012cm-2Seは250〜
300KeV5×1011〜５×1012cm-2打込みFETなどの
素子形成用の活性層１９を形成する。この時Siあ
るいはSeはホトレジストマスク２０を通した選
択イオン打込みにより打込まれFETとレーザ、
あるいは他のFETとの間は電気的に絶縁分離さ
れる。その後のゲートおよび電極は前述の第７図
と全く同じ方法により形成されるので説明を省略
する。
実施例 ２
本発明は、前述の実施例の説明で述べたGaAs
―GaAlAs系の半導体以外にも適用でき、高速変
調特性の優れた半導体レーザを得ることができ
る。以下説明するが、便宜的に前記実施例におけ
る第１図を用いることとする。構成組材が異なる
だけで作用、効果等は全く同様であるためであ
る。
―GaAlAs系の半導体以外にも適用でき、高速変
調特性の優れた半導体レーザを得ることができ
る。以下説明するが、便宜的に前記実施例におけ
る第１図を用いることとする。構成組材が異なる
だけで作用、効果等は全く同様であるためであ
る。
ｎ型InP基板１上に、ｎ型InP層２（厚さ１μ
ｍ）、アンドープIn0.73Ga0.27As0.63P0.37レーザ活
性層３（厚さ0.1μｍ）、ｐ型InP４（厚さ1.5μ
ｍ）を液相成長法で作成し、1000KeVで酸素イオ
ンを打込んで、前記実施例１と同様の方法で素子
を作成した。この場合は、第２クラツド層４とキ
ヤツプ層５を同一物としている。７として、ｎ型
InP層を用いた。波長1.6μｍでレーザ発振し、
2.5GHzで変調することができた。
ｍ）、アンドープIn0.73Ga0.27As0.63P0.37レーザ活
性層３（厚さ0.1μｍ）、ｐ型InP４（厚さ1.5μ
ｍ）を液相成長法で作成し、1000KeVで酸素イオ
ンを打込んで、前記実施例１と同様の方法で素子
を作成した。この場合は、第２クラツド層４とキ
ヤツプ層５を同一物としている。７として、ｎ型
InP層を用いた。波長1.6μｍでレーザ発振し、
2.5GHzで変調することができた。
実施例 ３
ｎ型InP基板１上に、ｎ型In0.52Al0.48As層２
（厚さ1.0μｍ）、ｎ型In0.53Ga0.47As層３（厚さ
0.12μｍ）、ｐ型In0.52Al0.48As層４（厚さ1.0μ
ｍ）を高真空中で、分子線エピタキシヤル法で成
長せしめる。次いで、ウエーハーを真空中から取
り出すことなく、酸素イオンのビームで選択的に
パターンを描き、実施例１で示した高比抵抗領域
６を形成した。この方式はフオトレジストを用い
ることなく、直接イオン打込によりパターン形成
が可能である。
（厚さ1.0μｍ）、ｎ型In0.53Ga0.47As層３（厚さ
0.12μｍ）、ｐ型In0.52Al0.48As層４（厚さ1.0μ
ｍ）を高真空中で、分子線エピタキシヤル法で成
長せしめる。次いで、ウエーハーを真空中から取
り出すことなく、酸素イオンのビームで選択的に
パターンを描き、実施例１で示した高比抵抗領域
６を形成した。この方式はフオトレジストを用い
ることなく、直接イオン打込によりパターン形成
が可能である。
イオン打込後、さらに分子線エピタキシヤル法
により、ｎ型In0.53Ga0.47As層0.2μｍを成長さ
せ、７で示したFETの能動層とする。以下は、
実施例１と同じ方法で作製できるので説明を省略
する。
により、ｎ型In0.53Ga0.47As層0.2μｍを成長さ
せ、７で示したFETの能動層とする。以下は、
実施例１と同じ方法で作製できるので説明を省略
する。
以上詳述したように、本発明はレーザ素子の傍
の高比抵抗層を高エネルギーのイオン打込みによ
り形成して、該素子を回路素子から電気的に分離
すると共に電流狭搾を行なわしめた点電気的特性
の良好なコンパクトな集積回路を具えた半導体レ
ーザ装置を提供でき、工業的利益大なるものであ
る。
の高比抵抗層を高エネルギーのイオン打込みによ
り形成して、該素子を回路素子から電気的に分離
すると共に電流狭搾を行なわしめた点電気的特性
の良好なコンパクトな集積回路を具えた半導体レ
ーザ装置を提供でき、工業的利益大なるものであ
る。
第１図は本発明を使用して形成した半導体レー
ザ装置の概略断面図、第２図は第１図の上面図、
第３図〜第７図は本発明の一実施例としての概略
部分工程図、第８図および第９図は本発明の例と
しての概略部分工程図である。 １……基板、２……第１クラツド層、３……活
性層、４……第２クラツド層、５……キヤツプ
層、６……高比抵抗層、７……ｎ型FET活性
層、８……ソース、９……ゲート、１０……ドレ
イン、１２および１３……導電配線層、１４……
絶縁膜、１５……発光領域。
ザ装置の概略断面図、第２図は第１図の上面図、
第３図〜第７図は本発明の一実施例としての概略
部分工程図、第８図および第９図は本発明の例と
しての概略部分工程図である。 １……基板、２……第１クラツド層、３……活
性層、４……第２クラツド層、５……キヤツプ
層、６……高比抵抗層、７……ｎ型FET活性
層、８……ソース、９……ゲート、１０……ドレ
イン、１２および１３……導電配線層、１４……
絶縁膜、１５……発光領域。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上にレーザ発光せしめるための活
性層を含む複数の半導体層を形成する工程と、前
記複数の半導体層中の所定個所にイオン打込み法
によつて高比抵抗領域を形成する工程と、少なく
とも前記高比抵抗領域上に半導体層を設ける工程
と、この半導体層中に少なくとも回路素子を形成
することを特徴とする半導体レーザ装置の製造方
法。 ２ 特許請求の範囲第１項において、前記イオン
打込み法によつて形成する高比抵抗領域中の不純
物濃度は少なくともその表面側で低濃度であり、
該高比抵抗領域内に濃度のピークを有する如き不
純物濃度分布を有せしめることを特徴とする半導
体レーザ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18309181A JPS5885583A (ja) | 1981-11-17 | 1981-11-17 | 半導体レ−ザ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18309181A JPS5885583A (ja) | 1981-11-17 | 1981-11-17 | 半導体レ−ザ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5885583A JPS5885583A (ja) | 1983-05-21 |
| JPS622719B2 true JPS622719B2 (ja) | 1987-01-21 |
Family
ID=16129595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18309181A Granted JPS5885583A (ja) | 1981-11-17 | 1981-11-17 | 半導体レ−ザ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5885583A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5951586A (ja) * | 1982-09-17 | 1984-03-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS59188377A (ja) * | 1983-04-08 | 1984-10-25 | Mitsubishi Electric Corp | パルス幅変調方式電圧形インバ−タの制御方法 |
| JPH0828550B2 (ja) * | 1988-02-02 | 1996-03-21 | 松下電器産業株式会社 | 光集積回路 |
-
1981
- 1981-11-17 JP JP18309181A patent/JPS5885583A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5885583A (ja) | 1983-05-21 |
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