JPS6227432B2 - - Google Patents
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- Publication number
- JPS6227432B2 JPS6227432B2 JP56053823A JP5382381A JPS6227432B2 JP S6227432 B2 JPS6227432 B2 JP S6227432B2 JP 56053823 A JP56053823 A JP 56053823A JP 5382381 A JP5382381 A JP 5382381A JP S6227432 B2 JPS6227432 B2 JP S6227432B2
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- JP
- Japan
- Prior art keywords
- signal
- card
- reading
- column
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K7/00—Methods or arrangements for sensing record carriers, e.g. for reading patterns
- G06K7/01—Details
- G06K7/016—Synchronisation of sensing process
Landscapes
- Engineering & Computer Science (AREA)
- Artificial Intelligence (AREA)
- Computer Vision & Pattern Recognition (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
Description
【発明の詳細な説明】
この発明は、マークあるいはパンチ穴の有無に
よつて記録されたデータをもち所定速度で送られ
るカードの各カラム毎に対応する一定幅のデータ
サンプル信号を作成し、データサンプル信号の発
生期間にデータを検出することにより読み取り動
作を行うようにしたカード読み取り装置に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION The present invention creates a data sample signal of a constant width corresponding to each column of a card that has data recorded by the presence or absence of marks or punch holes and is sent at a predetermined speed. The present invention relates to a card reading device that performs a reading operation by detecting data during a sample signal generation period.
従来、上記のカード読み取り装置においては、
各々のデータがどのカラムに対応するかを識別す
るために、第２図に示すように一カラム毎に対応
するデータサンプル信号S2とパンチ穴（あるいは
マーク）の検出信号S1との論理積の信号S3をと
り、この信号S3のＨまたはＬレベルによりデータ
の有無を判断するようにしていた。ところが、キ
ーパンチのミス等により、カラムC2とC3とに跨
がるようなパンチ穴P2がカードに形成されると、
第２図に示すようにパンチ穴P2が一つであるにも
かかわらず論理積の信号S3が二分されてしまい、
二分された一方の信号ｂによりカラムC3はデー
タ「有」と見做されてしまうため、読み取りの誤
動作となつた。 Conventionally, in the above card reading device,
In order to identify which column each data corresponds to, as shown in Figure 2, the data sample signal S 2 corresponding to each column and the punch hole (or mark) detection signal S 1 are ANDed. The presence or absence of data is determined based on the H or L level of this signal S3 . However, if a punch hole P2 that straddles columns C2 and C3 is formed on the card due to a mistake in key punching, etc.,
As shown in Figure 2, even though there is only one punch hole P2 , the AND signal S3 is divided into two.
Column C3 was considered to have data due to one of the two halves, signal b, resulting in a reading error.
そこで、従来においては、例えばカラムの中心
部においてタイミングをずらしてデータの二度読
みを行うとともに、それぞれの話み取り結果を各
別のアドレスレジスタに格納して比較しどちらも
データ「有」となるときに読み取りを行うように
したものが知られているが、パンチ穴がカラムの
所定位置から甚しくずれているときはやはり読み
取りの誤動作は防止できないため読み取りマージ
ンが狭く、また読み取りマージンを広くするため
一カラムにおいてデータを多数回読むようにする
とアドレスレジスタが多数必要となるため回路構
成が複雑になりコストがかさむという欠点があつ
た。 Therefore, in the past, for example, data was read twice at different timings in the center of the column, and the results of each conversation were stored in separate address registers and compared, and both data were determined to be "present." There is a known device that performs reading when the punched hole is far from the specified position of the column, but reading errors cannot be prevented if the punch hole is far away from the specified position of the column, so the reading margin is narrow, and the reading margin is not wide enough. Therefore, if data is read many times in one column, a large number of address registers are required, resulting in a complicated circuit configuration and increased cost.
この発明は、簡単な構成により上記従来のもの
の欠点を除去することを目的とする。 The object of the present invention is to eliminate the drawbacks of the above-mentioned conventional devices with a simple configuration.
以下、図面によりこの発明の実施例を説明する
と、DTは発光手段と受光手段とから成る周知の
読み取りヘツドであり、パンチ穴の検出に関連し
てＨレベルの検出信号S1を発生する。CGは周知
のクロツクパルス発生器であり、カード送り手段
（図示しない）に関連配置し、単位時間内にカー
ドの送り速度に比例する数のクロツクパルスを発
生する。RAはデータサンプル信号発生回路であ
り、カードの前端縁の検出に関連してクロツクパ
ルス発生器CGのクロツクパルスから各カラムに
同期したデータサンプル信号S2（第２図）を作成
し出力する。COLはカラムカウンタであり、カ
ードの前端縁の検出に関連してCGのクロツクパ
ルスから一カラム毎にＨまたはＬレベルとなる信
号を作成し出力する。DFは微分回路であり、カ
ラムカウンタCOLの出力信号の立ち上がり及び
立ち下がりに関連してＬレベルのトリガ信号を発
生する。BCは周知のバイナリーカウンタであ
り、予め数値を設定可能としてそのCA端子を常
にはＨレベルとし、アンドゲートＧによる検出信
号S1とデータサンプル信号S2との論理積の信号S3
のＨレベルに関連してCGのクロクパルスを加算
し加算値が設定値と等しくなるときCA端子をＬ
レベルにし、信号S3のＬレベルに関連して加算値
をクリアする。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings. DT is a well-known reading head consisting of a light emitting means and a light receiving means, and generates an H level detection signal S1 in connection with punch hole detection. The CG is a well-known clock pulse generator, which is arranged in association with the card feeding means (not shown) and generates a number of clock pulses within a unit time that is proportional to the card feeding speed. RA is a data sample signal generating circuit which generates and outputs a data sample signal S 2 (FIG. 2) synchronized with each column from the clock pulse of the clock pulse generator CG in connection with the detection of the leading edge of the card. COL is a column counter, which generates and outputs a signal that goes to H or L level for each column from the CG clock pulse in connection with the detection of the front edge of the card. DF is a differentiating circuit that generates an L-level trigger signal in relation to the rise and fall of the output signal of the column counter COL. BC is a well-known binary counter, which can set a numerical value in advance, whose CA terminal is always at H level, and which outputs a signal S3 which is the AND of the detection signal S1 by the AND gate G and the data sample signal S2 .
Add the CG clock pulse in relation to the H level of , and when the added value becomes equal to the set value, the CA terminal is
level, and clears the added value in relation to the L level of the signal S3 .
ＦはSRフリツプフロツプでありバイナリ−カ
ウンタBCのCA端子のＬレベルへの立ち下がりに
関連してＱ端子をＨレベルとし、微分回路DFの
トリガ信号に関連してＱ端子をＬレベルとする。
DRはデータ読み取り回路であり、フリツプフロ
ツプＦのＱ端子のＨレベルに対応してデータ有無
の判断を行う。 F is an SR flip-flop whose Q terminal is set to H level in connection with the fall of the CA terminal of binary counter BC to L level, and set to L level in relation to the trigger signal of differential circuit DF.
DR is a data reading circuit, which determines the presence or absence of data in response to the H level of the Q terminal of the flip-flop F.
この発明は以上の構成であり、次に作用を説明
する。 The present invention has the above configuration, and its operation will be explained next.
予めバイナリ−カウンタBCの設定値を例えば
カード走行において通常の大きさのパンチ穴の前
縁から後縁までの間に発生するクロツクパルスの
数の約1/3とする。こうしてカードを送り、読み
取り動作を開始すると、パンチ穴P1の前端縁が検
出されたときその検出信号S1とデータサンプル信
号S2との論理積の信号S3がＨレベルになるので、
バイナリ−カウンタBCはクロツクパルスの計数
を開始する。カラムC1において、パンチ穴の巾
の1/3であるＴ点までパンチ穴P1の検出が進む
と、バイナリ−カウンタBCの加算値が設定値に
達し、バイナリ−カウンタBCのCA端子がＬレベ
ルに立ち下がるので、フリツプフロツプＦのＱ端
子がＨレベルとなり、データ読み取り回路はデー
タ「有」と判断する。次に、カードが送られパン
チ穴P1の後端縁に至ると検出信号S1がＬレベルに
なるため信号S3がＬレベルになり、バイナリ−カ
ウンタBCの加算値がクリアされ、CA端子はＨレ
ベルに戻る。 The set value of the binary counter BC is set in advance to, for example, about 1/3 of the number of clock pulses generated between the leading edge and the trailing edge of a punch hole of normal size during card running. When the card is sent in this manner and the reading operation is started, when the front edge of the punch hole P1 is detected, the signal S3 , which is the AND of the detection signal S1 and the data sample signal S2 , becomes H level.
Binary counter BC starts counting clock pulses. In column C 1 , when detection of punch hole P 1 progresses to point T, which is 1/3 of the width of the punch hole, the added value of binary counter BC reaches the set value, and the CA terminal of binary counter BC goes low. Since the Q terminal of flip-flop F becomes H level, the data reading circuit determines that data is present. Next, when the card is fed and reaches the rear edge of the punch hole P1 , the detection signal S1 goes low, so the signal S3 goes low, the added value of the binary counter BC is cleared, and the CA terminal returns to H level.
さらにカラムC1の後端において、微分回路DF
によりフリツプフロツプＦのＲ端子がトリガされ
そのＱ端子はＬレベルに戻る。 Furthermore, at the rear end of column C 1 , the differential circuit DF
This triggers the R terminal of flip-flop F, and its Q terminal returns to L level.
さて、第２図に示すように、パンチ穴P2がカラ
ムC2とカラムC3とに跨つた場合、検出信号S1も
カラムC2とC3との両域においてＨレベルとな
り、信号S3はデータサンプル信号S2によりカラム
C2内の信号ａとカラムC3内の信号ｂとに二分さ
れるが、パンチ穴P2の前端縁が検出されてからＴ
点までパンチ穴P2の検出が進むと、上記したよう
にバイナリ−カウンタBC及びフリツプフロツプ
Ｆの動作によりデータ読み取り回路DRはデータ
「有」を判断する。続いて信号ａの立ち下がりに
関連してバイナリカウンタBCの加算値がクリア
され、カラムC2の端部において微分回路DFのト
リガによりフリツプフロツプＦがリセツトされた
後、信号ｂの立ち上がりによりバイナリ−カウン
タBCはクロツクパルスの加算を開始し信号ｂの
立ち下がりにより加算値をクリアするが、信号ｂ
の時間幅が小さいため、その時間幅内にバイナリ
−カウンタBCのクロツクパルスの加算値は設定
値に達することがなく、従つてそのときCA端子
がＬレベルに立ち下がることはないのでフリツプ
フロツプＦのＱ端子はＬレベルのままであり、即
ち、信号ｂを読み取り回路DRがカラムC3におい
てデータ「有」と判断することはない。 Now, as shown in FIG. 2, when the punch hole P 2 straddles columns C 2 and C 3 , the detection signal S 1 also becomes H level in both columns C 2 and C 3 , and the signal S 3 is column by data sample signal S 2
It is divided into two signals, signal a in column C 2 and signal b in column C 3 , but after the front edge of punch hole P 2 is detected, T
When the detection of the punch hole P2 progresses to the point P2, the data reading circuit DR determines whether the data is "present" by the operation of the binary counter BC and the flip-flop F as described above. Subsequently, the added value of the binary counter BC is cleared in response to the falling edge of the signal a, and after the flip-flop F is reset by the trigger of the differentiating circuit DF at the end of column C2 , the binary counter BC is reset in response to the rising edge of the signal b. BC starts adding clock pulses and clears the added value at the falling edge of signal b.
Since the time width of is small, the sum of the clock pulses of the binary counter BC will not reach the set value within that time width, and therefore the CA terminal will not fall to the L level at that time, so the Q of the flip-flop F will be The terminal remains at the L level, that is, the circuit DR does not read the signal b and determine that there is data in column C3 .
尚、本実施例ではパンチ穴の読み取りの場合に
ついて示したが、読み取りヘツドの構成を変更す
れば、同様にマーク読み取りの場合にもこの発明
を適用することができる。 In this embodiment, the case of reading punched holes has been described, but the present invention can be similarly applied to the case of reading marks by changing the configuration of the reading head.
また、クロツクパルスを計数することによりデ
ータの幅を判別する手段として本実施例ではバイ
ナリ−カウンタを使用したが、例えば、シフトレ
ジスタを用いても同様の動作が得られる。 Furthermore, although a binary counter is used in this embodiment as a means for determining the width of data by counting clock pulses, a similar operation can be obtained by using, for example, a shift register.
以上のように、この発明によれば、パンチ穴や
マークによるデータの検出において、カード送り
速度に比例するクロツクパルスの数によりそれら
のデータの幅を計数する手段を設け、その計数値
が所定の値より大きいときのみデータ「有」と判
断するようにしたので、一カラム内における多数
度読み等の複雑な構成を要せずしてカラムの所定
位置からずれたデータによる読み取りの誤動作を
防止し読み取りマージンの増大を可能とするとと
もに、回路構成を簡略化できコストの低減をはか
ることができる。 As described above, according to the present invention, in detecting data from punched holes or marks, a means is provided for counting the width of the data by the number of clock pulses proportional to the card feeding speed, and the counted value is set to a predetermined value. Since it is determined that the data is present only when the data is larger than that, it is possible to prevent reading errors due to data that is deviated from the predetermined position of the column without requiring complicated configurations such as reading multiple times in one column. In addition to making it possible to increase the margin, it is also possible to simplify the circuit configuration and reduce costs.
第１図は、本実施例の電気回路のブロツク図、
第２図は、カード読み取りのタイムチヤートであ
る。
DT……読み取りヘツド、CG……クロツクパル
ス発生器、RA……データサンプル信号発生器、
BC……バイナリ−カウンタ、DR……読み取り回
路。
FIG. 1 is a block diagram of the electric circuit of this embodiment.
FIG. 2 is a time chart of card reading. DT...read head, CG...clock pulse generator, RA...data sample signal generator,
BC...Binary counter, DR...Reading circuit.
Claims (1)
ラム毎にマークまたはパンチ孔を形成または非形
成とするカードの送り経路に関連配置しマークま
たはパンチ穴の検出にして検出信号を発生する検
出手段と、 カードの送り速度に比例する数のクロツクパル
スを発生するクロツクパルス発生手段と、 カードの所定位置を検知することによりクロツ
クパルスに同期してカードの各カラムに対応する
データサンプル信号を発生する同期手段と、 検出信号及びデータサンプル信号の発生に関連
してクロツクパルスを加算する加算回路と、 検出信号発生期間に対応するクロツクパルスの
数値よりも少ない所定の数値を予め設定し加算値
と設定値との一致に関連して一致信号を発生する
比較回路と、 一致信号に関連して検出信号の読み取りを行う
読み取り回路とを備え、 一致信号の発生までは読み取り回路の読み取り
を禁止することを特徴としたカード読み取り装
置。[Scope of Claims] 1. Marks or punch holes are formed or not formed in each of a plurality of columns set at regular intervals along the movement direction, and are arranged in relation to the feeding path of the card to detect the marks or punch holes. a detection means for generating a signal; a clock pulse generation means for generating a number of clock pulses proportional to the card feeding speed; and a data sample signal corresponding to each column of the card in synchronization with the clock pulse by detecting a predetermined position of the card. an adder circuit that adds clock pulses in connection with the generation of the detection signal and the data sample signal; A comparison circuit that generates a match signal in connection with a match with a set value, and a reading circuit that reads a detection signal in relation to a match signal, and reading by the read circuit is prohibited until a match signal is generated. A card reading device featuring
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5382381A JPS57169875A (en) | 1981-04-10 | 1981-04-10 | Card reader |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5382381A JPS57169875A (en) | 1981-04-10 | 1981-04-10 | Card reader |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57169875A JPS57169875A (en) | 1982-10-19 |
| JPS6227432B2 true JPS6227432B2 (en) | 1987-06-15 |
Family
ID=12953507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5382381A Granted JPS57169875A (en) | 1981-04-10 | 1981-04-10 | Card reader |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57169875A (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53133330A (en) * | 1977-04-26 | 1978-11-21 | Nec Corp | Paper tape reader |
| JPS5557972A (en) * | 1978-10-26 | 1980-04-30 | Nec Corp | Detection circuit for skip read |
-
1981
- 1981-04-10 JP JP5382381A patent/JPS57169875A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57169875A (en) | 1982-10-19 |
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