JPS62274921A - 論理回路 - Google Patents
論理回路Info
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- JPS62274921A JPS62274921A JP62091061A JP9106187A JPS62274921A JP S62274921 A JPS62274921 A JP S62274921A JP 62091061 A JP62091061 A JP 62091061A JP 9106187 A JP9106187 A JP 9106187A JP S62274921 A JPS62274921 A JP S62274921A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00392—Modifications for increasing the reliability for protection by circuit redundancy
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1608—Error detection by comparing the output signals of redundant hardware
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
６発明の詳細な説明
Ａ、産業上の利用分野
本発明は、かなシ多数の回路が一枚の半導体チップ上に
集積されている超大規模集積回路（ＶＬＳＩ）に適した
低消費電力の高速型の論理回路に関する。
集積されている超大規模集積回路（ＶＬＳＩ）に適した
低消費電力の高速型の論理回路に関する。
Ｂ、従来技術
電子装置は、集積回路の利用によシ小型化する傾向を示
し続けている。こうした傾向は、価格を下げるだめにも
、信号伝播遅延時間を減少させてこうした装置の動作速
度を増加させるためにも非常に重要である。
し続けている。こうした傾向は、価格を下げるだめにも
、信号伝播遅延時間を減少させてこうした装置の動作速
度を増加させるためにも非常に重要である。
しかし、装置が小さくなると、回路の実装密度が増加し
、回路中で発生する熱を放散させる方法が問題となる。
、回路中で発生する熱を放散させる方法が問題となる。
通常、単位回路あたシの電力消費量は、高速論理回路の
方が低速論理回路よりも太きい。それだけに高速論理回
路では装置を小さくすることが一層困難になる。特に、
従来の高速論理回路の構成では、数十個の論理ゲートが
数ミリ平方の半導体チップ上に集積されだ超大規模集積
回路を作るのは極めて困難である。
方が低速論理回路よりも太きい。それだけに高速論理回
路では装置を小さくすることが一層困難になる。特に、
従来の高速論理回路の構成では、数十個の論理ゲートが
数ミリ平方の半導体チップ上に集積されだ超大規模集積
回路を作るのは極めて困難である。
動作速度に影響を及ぼすことなく、論理回路での電力消
費量を減少させる技術として、回路中に貯蔵されるエネ
ルギを減らし電源電圧をできるだけ低くすることによっ
て、論理演算に必要な貯蔵エネルギの変動が最小限に抑
えられてきた。
費量を減少させる技術として、回路中に貯蔵されるエネ
ルギを減らし電源電圧をできるだけ低くすることによっ
て、論理演算に必要な貯蔵エネルギの変動が最小限に抑
えられてきた。
すでに広範に使用されている論理回路の中には、だとえ
ば、インバータ、直結型ｌ・ランジスタ論理回路（ＤＣ
ＴＬ）、抵抗−トランジスタ論理回路（ＲＴＬ）、ダイ
オード−トランジスタ論理回路（ＤＴＬ）、トランジス
タートランジスタ論理回路（ＴＴＬ）としてエミッタ接
地トランジスタを使用する飽和方式の論理回路および、
エミッタ結合型論理（ＥＣＬ）、相補形トランジスタ論
理（ＣＴＬ）など非飽和方式の論理回路がある。飽和方
式の論理回路では、インバータ・トランジスタの飽和状
態とカットオフ状態、すなわち、貯蔵エネルギの最大状
態と最小状態が、ゲートのオン／オフ状態に対応するの
で、動作速度は低くならざるをえない。
ば、インバータ、直結型ｌ・ランジスタ論理回路（ＤＣ
ＴＬ）、抵抗−トランジスタ論理回路（ＲＴＬ）、ダイ
オード−トランジスタ論理回路（ＤＴＬ）、トランジス
タートランジスタ論理回路（ＴＴＬ）としてエミッタ接
地トランジスタを使用する飽和方式の論理回路および、
エミッタ結合型論理（ＥＣＬ）、相補形トランジスタ論
理（ＣＴＬ）など非飽和方式の論理回路がある。飽和方
式の論理回路では、インバータ・トランジスタの飽和状
態とカットオフ状態、すなわち、貯蔵エネルギの最大状
態と最小状態が、ゲートのオン／オフ状態に対応するの
で、動作速度は低くならざるをえない。
他方、ＥＣＬ回路では、論理ゲートの機能を有する電流
スイッチング・トランジスタが非飽和状態で動作するの
で、動作速度は、極めて速い。しかし、ＥＣＬ回路には
、消費電力が大きいという欠点がある。第１に、定電流
回路が、比較的大きい電圧を必要とし、不必要な電力を
消費する。次に、ゲートがオンのときでもオフのときで
も、ゲートの全電流は同じであシ、消費電力が大きくな
る。
スイッチング・トランジスタが非飽和状態で動作するの
で、動作速度は、極めて速い。しかし、ＥＣＬ回路には
、消費電力が大きいという欠点がある。第１に、定電流
回路が、比較的大きい電圧を必要とし、不必要な電力を
消費する。次に、ゲートがオンのときでもオフのときで
も、ゲートの全電流は同じであシ、消費電力が大きくな
る。
Ｃ９発明が解決しようとする問題点
本発明の主要目的は、高いスイッチング速度と低い消費
電力を有する改良型論理回路を提供することである。
電力を有する改良型論理回路を提供することである。
本発明の１つの目的は、内蔵式の電源調節器を有する高
速低消費電力論理回路を提供することである。
速低消費電力論理回路を提供することである。
本発明の１つの目的は、高い入力インビーダンスと低い
出力インピーダンスを有する高速低消費電力論理回路を
提供することである。
出力インピーダンスを有する高速低消費電力論理回路を
提供することである。
本発明の１つの目的は、冗長回路用に特に適した高速低
消費電力論理回路を提供することである。
消費電力論理回路を提供することである。
本発明の１つの目的は、電源がノイズの影響を受けない
高速低消費電力論理回路を提供することである。
高速低消費電力論理回路を提供することである。
Ｄ１問題点を解決するだめの手段
本発明は、ＡＮＤ−ＩＮＶＥＲＴ （ＡＩ ’）（すな
わちＮＡＮＤ）機能を実行する相補形カスコード論理（
Ｃ２Ｌ）回路である。ＡＮＤ機能は、入力ＰＮＰ ）ラ
ンジスタによって実現され、反転機能は、第１のＮＰＮ
）ランジスタによって実現される。また、反転用ＮＰＮ
トランジスタが、前記第１のＮＰＮ）ランジスタの電流
源として働く。
わちＮＡＮＤ）機能を実行する相補形カスコード論理（
Ｃ２Ｌ）回路である。ＡＮＤ機能は、入力ＰＮＰ ）ラ
ンジスタによって実現され、反転機能は、第１のＮＰＮ
）ランジスタによって実現される。また、反転用ＮＰＮ
トランジスタが、前記第１のＮＰＮ）ランジスタの電流
源として働く。
第１の低電カシヨツトキー・ダイオードが、第１のＮＰ
Ｎ）ランジスタのエミッタと反転Ｎ Ｐ Ｎ を流源ト
ランジスタの間に直列に接続される。第１のショットキ
ー・ダイオードは、ある条件下で、第１ＯＮＰＮ）ラン
ジスタと反転トランジスタの同時導通を排除する。反対
の極性を有する第２と第３の低電圧ショットキー・ダイ
オードが、エミッタ・フォロワ出力を介して利用され、
ＶＲ±ＶＦの出力電圧振幅をもたらす。ただし、ＶＲは
基準電圧、ＶＦはショットキー・ダイオードの両端間の
電圧降下である。冗長回路用に特に有用な低電力高速論
理回路が開示される。
Ｎ）ランジスタのエミッタと反転Ｎ Ｐ Ｎ を流源ト
ランジスタの間に直列に接続される。第１のショットキ
ー・ダイオードは、ある条件下で、第１ＯＮＰＮ）ラン
ジスタと反転トランジスタの同時導通を排除する。反対
の極性を有する第２と第３の低電圧ショットキー・ダイ
オードが、エミッタ・フォロワ出力を介して利用され、
ＶＲ±ＶＦの出力電圧振幅をもたらす。ただし、ＶＲは
基準電圧、ＶＦはショットキー・ダイオードの両端間の
電圧降下である。冗長回路用に特に有用な低電力高速論
理回路が開示される。
Ｅ、実施例
第１図には、本発明による相補形カスコード論理（Ｃ２
Ｌ）回路が示されている。この論理回路はＡＮＤ−ＩＮ
ＶＥＲＴ （Ａ Ｉ ）機能を実行する。
Ｌ）回路が示されている。この論理回路はＡＮＤ−ＩＮ
ＶＥＲＴ （Ａ Ｉ ）機能を実行する。
入力トランジスタＴ１、ＴｌｔたはＴ３への入力Ａ、Ｂ
−！ｊたはＣの１つ以上が低論理レベルにある場合、回
路の出力は高論理レベルとなる。低論理レベル入力は、
ＰＮＰトランジスタＴＩ、ＴユおよびＴ３のエミッタの
電圧として入力される。
−！ｊたはＣの１つ以上が低論理レベルにある場合、回
路の出力は高論理レベルとなる。低論理レベル入力は、
ＰＮＰトランジスタＴＩ、ＴユおよびＴ３のエミッタの
電圧として入力される。
その結果Ｔ４のベースに生じる電圧は、ＴＩ＋のベース
・エミッタ接合及び低障壁ショットキー・ダイオードＤ
３に順方向のバイアスをかけず、とれらを非導通状態に
する。抵抗Ｒ２を電流が流れると、交替的に導通状態と
なる２つの導通経路ができる。第１の導通経路は、正電
源Ｖ、からＲ２とＴ６のベース・エミッタ接合を通る。
・エミッタ接合及び低障壁ショットキー・ダイオードＤ
３に順方向のバイアスをかけず、とれらを非導通状態に
する。抵抗Ｒ２を電流が流れると、交替的に導通状態と
なる２つの導通経路ができる。第１の導通経路は、正電
源Ｖ、からＲ２とＴ６のベース・エミッタ接合を通る。
ＥＣＴ、回路の場合と同様に、出力トランジスタＴ６は
、常にオンであシ、出力電圧レベルを、そのベース電圧
よシ低い順方向バイアスされたベース・エミッタ接合電
圧に確立する。通常、Ｒ２中を流れるＴ６のベース電流
によって、Ｔ６のベース電圧が決まる。との導通経路は
、正電源Ｖ、の値の変動を回路の出力に直接反映させる
はずである。
、常にオンであシ、出力電圧レベルを、そのベース電圧
よシ低い順方向バイアスされたベース・エミッタ接合電
圧に確立する。通常、Ｒ２中を流れるＴ６のベース電流
によって、Ｔ６のベース電圧が決まる。との導通経路は
、正電源Ｖ、の値の変動を回路の出力に直接反映させる
はずである。
第２の導通経路では、正電源電圧Ｖ、に出力レベルが直
接依存しない。この導通経路は、抵抗Ｒ２）低障壁ショ
ットキー・ダイオードＤ１および基準電圧電源ＶＲから
構成される。Ｔ４とＤ３が非導通になると、Ｔ６のベー
ス電圧は上昇し始め、基準電圧Ｖ、Ｒよシ高い順方向バ
イアス低障壁ショットキー・ダイオード電圧（ＶＦ）に
達するまで上昇を続ける。この電圧に達すると、ダイオ
ードＤ１は、電流を導通させて、Ｔ６のベース電圧を基
準電圧ＶＲより順方向バイアス低障壁ショットキー・ダ
イオード電圧ＶＦだけ高い電圧にクランプする。正電源
電圧Ｖ、の変動は、このクランプ動作によって吸収され
、正電源電圧Ｖ に回路の高出力電圧レベルが直接依存
しなくなる。
接依存しない。この導通経路は、抵抗Ｒ２）低障壁ショ
ットキー・ダイオードＤ１および基準電圧電源ＶＲから
構成される。Ｔ４とＤ３が非導通になると、Ｔ６のベー
ス電圧は上昇し始め、基準電圧Ｖ、Ｒよシ高い順方向バ
イアス低障壁ショットキー・ダイオード電圧（ＶＦ）に
達するまで上昇を続ける。この電圧に達すると、ダイオ
ードＤ１は、電流を導通させて、Ｔ６のベース電圧を基
準電圧ＶＲより順方向バイアス低障壁ショットキー・ダ
イオード電圧ＶＦだけ高い電圧にクランプする。正電源
電圧Ｖ、の変動は、このクランプ動作によって吸収され
、正電源電圧Ｖ に回路の高出力電圧レベルが直接依存
しなくなる。
逆の動作状態では、トランジスタＴ４とダイオードＤ３
が電流を通すのは、回路へのすべての入力が高論理レベ
ルにあシ、やはシ交替的に導通する２つの導通経路が存
在するときだけである。第１の導通経路は、正電源電圧
Ｖ から抵抗Ｒ２を通る。Ｔ４とＤ乙の条件次第で定ま
るＲ２を流れる電流によってＴ６のベース電圧が決まる
。この導通経路は、正電源電圧Ｖ の値の変動を回路の
出力に直接反映させるはずである。
が電流を通すのは、回路へのすべての入力が高論理レベ
ルにあシ、やはシ交替的に導通する２つの導通経路が存
在するときだけである。第１の導通経路は、正電源電圧
Ｖ から抵抗Ｒ２を通る。Ｔ４とＤ乙の条件次第で定ま
るＲ２を流れる電流によってＴ６のベース電圧が決まる
。この導通経路は、正電源電圧Ｖ の値の変動を回路の
出力に直接反映させるはずである。
第２の導通経路では、やはり、出力レベルが正電源電圧
Ｖ、に直接依存しない。この導通経路は、低い障壁ショ
ットキー・ダイオードＤ２と基準電圧電源ＶＲから構成
される。Ｔ４とＤ３が導通すると、Ｔ６のベース電圧は
降下し始め、基準電圧ＶＲよシも順方向バイアス低障壁
ショットキー・ダイオード電圧（ＶＦ ）だけ低い電圧
に達するまで降下し続ける。この電圧に達すると、ダイ
オードＤ２は、電流を通して、Ｔ６のベース電圧を、基
準電圧ＶＲよりも低い順方向バイアス低障壁ショットキ
ー・ダイオード電圧にクランプする。正電源電圧Ｖ、の
変動は、このクランプ動作によって吸収され、回路の低
論理レベル出力電圧が正電源電圧に直接依存しなくなる
。
Ｖ、に直接依存しない。この導通経路は、低い障壁ショ
ットキー・ダイオードＤ２と基準電圧電源ＶＲから構成
される。Ｔ４とＤ３が導通すると、Ｔ６のベース電圧は
降下し始め、基準電圧ＶＲよシも順方向バイアス低障壁
ショットキー・ダイオード電圧（ＶＦ ）だけ低い電圧
に達するまで降下し続ける。この電圧に達すると、ダイ
オードＤ２は、電流を通して、Ｔ６のベース電圧を、基
準電圧ＶＲよりも低い順方向バイアス低障壁ショットキ
ー・ダイオード電圧にクランプする。正電源電圧Ｖ、の
変動は、このクランプ動作によって吸収され、回路の低
論理レベル出力電圧が正電源電圧に直接依存しなくなる
。
基準電源電圧ＶＲを発生させる回路（図示せず）は、こ
の論理回路系列が形成されているチップと同一のチップ
上に形成されるはずである。この電源の回路には、電源
つき回路の動作、処理および温度の変動を追跡する機能
が備えられている。上述のように、低障壁ショットキー
・ダイオードＤ１とＤ２に接続されたこの基準電圧電源
は、回路の出力の低および高論理レベルの出力電圧をク
ランプする。
の論理回路系列が形成されているチップと同一のチップ
上に形成されるはずである。この電源の回路には、電源
つき回路の動作、処理および温度の変動を追跡する機能
が備えられている。上述のように、低障壁ショットキー
・ダイオードＤ１とＤ２に接続されたこの基準電圧電源
は、回路の出力の低および高論理レベルの出力電圧をク
ランプする。
高論理レベル出カニ
Ｖ ＝ＶＲ＋ＶＦ（ＤＩ）−ＶＢＥ（Ｔ６）低論理レ
ベル出カニ ＶＬ＝ＶＲ−ＶＦ（Ｄ２） ＶＢＥ（Ｔ（Ｓ）このク
ランプ動作によって、振幅範囲がＶＲ士ＶＦとなるよう
な回路の出力電圧の制御された環境が確立され、さらに
、電源がノイズの影響を受けない回路がもたらされる。
ベル出カニ ＶＬ＝ＶＲ−ＶＦ（Ｄ２） ＶＢＥ（Ｔ（Ｓ）このク
ランプ動作によって、振幅範囲がＶＲ士ＶＦとなるよう
な回路の出力電圧の制御された環境が確立され、さらに
、電源がノイズの影響を受けない回路がもたらされる。
出力電圧振幅を最小にすると、回路の性能が最高になる
。
。
この回路の重要な一態様は、ＰＮＰ）ランジスタを（エ
ミッタ・フォロワとして）使って回路の入力段でＡＮＤ
機能を実現することである。
ミッタ・フォロワとして）使って回路の入力段でＡＮＤ
機能を実現することである。
通常のバイポーラ論理回路、ＥＣＬ、ＴＴＬ。
ＳＣ８は、ＮＰＮ）ランジスタを回路への入力端として
使用する。とれらのデバイスの固有の内部キャパシタン
ス、すなわち、コレクタ対ベース（ＣＣＢ ）とコレク
タ対基板（ＣＣ８）のキャパシタンスは、その性能に直
接影響をおよぼす。ＣＣＢに関連する性能への影響は、
ミラー効果原理が直接の原因である。ＮＰＮ）ランジス
タのコレクタ電圧は、そのベース電圧とは位相がずれて
おシ、その結果、ＣＣＢの両端の電圧変化の２倍の変化
が起こる。この電圧の影響は、ＣＣＳキャパシタンスの
影響を２倍にして、回路の性能を低下させることである
。入力段ＮＰＮ）ランジスタのコレクタは共通である。
使用する。とれらのデバイスの固有の内部キャパシタン
ス、すなわち、コレクタ対ベース（ＣＣＢ ）とコレク
タ対基板（ＣＣ８）のキャパシタンスは、その性能に直
接影響をおよぼす。ＣＣＢに関連する性能への影響は、
ミラー効果原理が直接の原因である。ＮＰＮ）ランジス
タのコレクタ電圧は、そのベース電圧とは位相がずれて
おシ、その結果、ＣＣＢの両端の電圧変化の２倍の変化
が起こる。この電圧の影響は、ＣＣＳキャパシタンスの
影響を２倍にして、回路の性能を低下させることである
。入力段ＮＰＮ）ランジスタのコレクタは共通である。
コレクタ・ノードの全キャパシタンスは、個々のＣＣＳ
キャパシタンスの合計である。ＮＰＮ）ランジスタジス
タのＣＣＢとＣＣ８のキャパシタンスは、回路のスイッ
チング経路にキャパシタンスを追加することによってと
れらの回路の性能を低下させる。回路の入力端でＰＮＰ
トランジスタをエミッタ・フォロワとして使用すると、
スイッチング経路のキャパシタンスの量が減少し、した
がって、回路の性能が向上する。
キャパシタンスの合計である。ＮＰＮ）ランジスタジス
タのＣＣＢとＣＣ８のキャパシタンスは、回路のスイッ
チング経路にキャパシタンスを追加することによってと
れらの回路の性能を低下させる。回路の入力端でＰＮＰ
トランジスタをエミッタ・フォロワとして使用すると、
スイッチング経路のキャパシタンスの量が減少し、した
がって、回路の性能が向上する。
ＰＮＰデバイスの内部エミッターベース・キャパシタン
スは、トランジスタＴ４のベースの充電と放電を行なう
ための同相の交流経路をもたらす。
スは、トランジスタＴ４のベースの充電と放電を行なう
ための同相の交流経路をもたらす。
ＴＴＬなどの典型的なバイポーラのＡＩ回路は、論理機
能を実行するために大電流が必要である。
能を実行するために大電流が必要である。
とれらの回路の動作は、この大電流が流れる結果として
起る電圧降下の影響を受けやすい。電圧降下の影響を減
らすには、とれらの回路間の物理的間隔を最小限に抑え
なければならない。最悪の条件下でも論理機能を維持す
るために必要なこの回路間の間隔と電流量とが回路のド
ライブ能力を決定する２つの要因である。入力端ＰＮＰ
）ランジスタの固有動作は、機能性を維持するのに必
要な電流を減らすことによって、Ｃ３ｂ回路のドライブ
能力を最大にする。回路間を流れる電流は、ＰＮＰ）ラ
ンジスタのベース電流である。この電流は、ＰＮＰ）ラ
ンジスタの利得と回路内で確立されるＰＮＰ ）ランジ
スタのエミッタ電流の関数となるはずである。ＰＮＰ
）ランジスタによる入力段エミッタ・フォロワによって
、回路はＶＬＳＩ回路の望ましい特性である高い入力イ
ンピーダンスを達成できる。ＰＮＰ）ランジスタのベー
ス電流を最小にすると、回路の入力インピーダンスが増
加し、Ｃ３ｂ回路の性能がさらに向上する。
起る電圧降下の影響を受けやすい。電圧降下の影響を減
らすには、とれらの回路間の物理的間隔を最小限に抑え
なければならない。最悪の条件下でも論理機能を維持す
るために必要なこの回路間の間隔と電流量とが回路のド
ライブ能力を決定する２つの要因である。入力端ＰＮＰ
）ランジスタの固有動作は、機能性を維持するのに必
要な電流を減らすことによって、Ｃ３ｂ回路のドライブ
能力を最大にする。回路間を流れる電流は、ＰＮＰ）ラ
ンジスタのベース電流である。この電流は、ＰＮＰ）ラ
ンジスタの利得と回路内で確立されるＰＮＰ ）ランジ
スタのエミッタ電流の関数となるはずである。ＰＮＰ
）ランジスタによる入力段エミッタ・フォロワによって
、回路はＶＬＳＩ回路の望ましい特性である高い入力イ
ンピーダンスを達成できる。ＰＮＰ）ランジスタのベー
ス電流を最小にすると、回路の入力インピーダンスが増
加し、Ｃ３ｂ回路の性能がさらに向上する。
Ｃ３ｂ回路は、高性能で低消費電力のバイポーラ論理回
路である。ＰＮＰ ）ランジスタを使用すると、スイッ
チング経路の合計キャパシタンスが減少するので、性能
が最高になる。低障壁ショットキー・ダイオードを使用
する表、回路の電力消費量が最小になり、対称的な電圧
振幅が最小になって、回路遅延が減少する。
路である。ＰＮＰ ）ランジスタを使用すると、スイッ
チング経路の合計キャパシタンスが減少するので、性能
が最高になる。低障壁ショットキー・ダイオードを使用
する表、回路の電力消費量が最小になり、対称的な電圧
振幅が最小になって、回路遅延が減少する。
さらに第１図において、次のような値の回路パラメータ
が設定されているとする。
が設定されているとする。
Ｖ、＝１．７ボルト ＣＩ＝０．５ピコ・ファラッ
ド（ｐｆ）Ｒ１＝２．４にオーム Ｒ２＝２．４に、ｄ−一ム ＶＲ＝１．１ボルトＲ３
＝７７にオーム Ｒ４＝１．５にオーム （注意：１ミリアンペアで動作する５ギガヘルツＦ ｔ
ＮＰＮ ）ランジスタでは、ｃ１＝１．０６（ｐｆ）
のキャパシタンスが必要である。
ド（ｐｆ）Ｒ１＝２．４にオーム Ｒ２＝２．４に、ｄ−一ム ＶＲ＝１．１ボルトＲ３
＝７７にオーム Ｒ４＝１．５にオーム （注意：１ミリアンペアで動作する５ギガヘルツＦ ｔ
ＮＰＮ ）ランジスタでは、ｃ１＝１．０６（ｐｆ）
のキャパシタンスが必要である。
回路動作；
入力ＰＮＰ ）ランジスタのエミッタにおけるＡＮＤ機
能は、Ｔ４のベースを、回路の入力レベルより高い順方
向バイアスＰＮＰエミッターバイアス接合電圧として確
立する。
能は、Ｔ４のベースを、回路の入力レベルより高い順方
向バイアスＰＮＰエミッターバイアス接合電圧として確
立する。
低論理レベル人力：
複数の入力トランジスタのどれかに０，１ボルトの低論
理レベルがかかると、Ｔ４のベース電圧が、０８５ボル
トに設定される。この電圧レベルは、Ｔ４とのベース・
エミッタ接合と低［壁ショットキー・ダイオードＤ３に
１＠方向にバイアスをかす、それらを非導通状態にする
。抵抗Ｒ１は、入力ＰＮＰトランジスタに０．３５ｍＡ
のエミッタ電流をもたらす。その結果中じるＰＮＰ）ラ
ンジスタＴ４のベース電流は、ＰＮＰデバイスの特性と
低論理レベルにある入力端の数によって決まる。最大ベ
ース電流が発生するのは、ただ１つの入力端だけが低論
理レベルにあるときである。ベータ（電流増幅率）が４
９の場合、最大ベース電流は、０００７ｍＡになる。こ
の電流レベルは、入力を高ＤＣインピーダンスとして確
立し、低論理レベル入力をもたらす回路に対する負荷効
果を最小にする。
理レベルがかかると、Ｔ４のベース電圧が、０８５ボル
トに設定される。この電圧レベルは、Ｔ４とのベース・
エミッタ接合と低［壁ショットキー・ダイオードＤ３に
１＠方向にバイアスをかす、それらを非導通状態にする
。抵抗Ｒ１は、入力ＰＮＰトランジスタに０．３５ｍＡ
のエミッタ電流をもたらす。その結果中じるＰＮＰ）ラ
ンジスタＴ４のベース電流は、ＰＮＰデバイスの特性と
低論理レベルにある入力端の数によって決まる。最大ベ
ース電流が発生するのは、ただ１つの入力端だけが低論
理レベルにあるときである。ベータ（電流増幅率）が４
９の場合、最大ベース電流は、０００７ｍＡになる。こ
の電流レベルは、入力を高ＤＣインピーダンスとして確
立し、低論理レベル入力をもたらす回路に対する負荷効
果を最小にする。
負荷効果が最小になると、論理回路のファンアウト能力
が増大する。さらに、入力端ＰＮＰ ）ランジスタが共
通コレクタ構成であるため、交流インピーダンスを最大
にするＣＣＢの交流効果が最小になる。
が増大する。さらに、入力端ＰＮＰ ）ランジスタが共
通コレクタ構成であるため、交流インピーダンスを最大
にするＣＣＢの交流効果が最小になる。
Ｔ４とＤ３が電流を通さないとき、スイッチ操作可能な
電流源トランジスタＴ５が飽和し、その結果、抵抗Ｒ２
中を電流が流れるだめ、交互に代わる２つの導通経路が
生じる。
電流源トランジスタＴ５が飽和し、その結果、抵抗Ｒ２
中を電流が流れるだめ、交互に代わる２つの導通経路が
生じる。
抵抗Ｒ３は、トランジスタＴ５に絶えずベース電流を供
給する。正常に動作するＮＰＮ）ランジスタノ有効ベー
スーコレクタ・キャパシタンスが増加するのは、そのト
ランジスタが飽和しているときである。キャパシタンス
が増加すると、正常な動作中に飽和したＮＰＮ）ランジ
スタのＡＣ性能が低下する。飽和しているＴ５のＡＣ効
果は、ＮＰＮ）ランジスタの反転動作特性を使用するこ
とによって最小になる。Ｔ４とＤ３がオフのとき、Ｔ５
のベース−エミッタ接合は順方向バイアスとナリ、この
接合の内部デバイス・キャパシタンスが充電される。こ
のデバイス内に貯蔵される電荷を最小にすると、スイッ
チ操作可能な電流源として働＜Ｔ５の交流性能が向上す
る。（注：概略図では、ＶＲが抵抗Ｒ３の電圧源として
示されている。これは、回路動作の必要条件ではない。
給する。正常に動作するＮＰＮ）ランジスタノ有効ベー
スーコレクタ・キャパシタンスが増加するのは、そのト
ランジスタが飽和しているときである。キャパシタンス
が増加すると、正常な動作中に飽和したＮＰＮ）ランジ
スタのＡＣ性能が低下する。飽和しているＴ５のＡＣ効
果は、ＮＰＮ）ランジスタの反転動作特性を使用するこ
とによって最小になる。Ｔ４とＤ３がオフのとき、Ｔ５
のベース−エミッタ接合は順方向バイアスとナリ、この
接合の内部デバイス・キャパシタンスが充電される。こ
のデバイス内に貯蔵される電荷を最小にすると、スイッ
チ操作可能な電流源として働＜Ｔ５の交流性能が向上す
る。（注：概略図では、ＶＲが抵抗Ｒ３の電圧源として
示されている。これは、回路動作の必要条件ではない。
抵抗Ｒ３の値が大きい場合、正電源■、を使用できる。
）導通経路は、Ｔ６のベース電圧を、基準電圧ＶＲ（１
，１ボルト）より順方向バイアス低障壁ショットキー・
ダイオード電圧（０，２５ボルト）だけ高い電圧、すな
わち１．３５ボルトにクランプする。
，１ボルト）より順方向バイアス低障壁ショットキー・
ダイオード電圧（０，２５ボルト）だけ高い電圧、すな
わち１．３５ボルトにクランプする。
トランジスタＴ６は、エミッタ・フォロワとして使用さ
れて、出力電圧レベルを、トランジスタＴ６のベース電
圧より低い順方向バイアス・ベース−エミッタ接合電圧
に設定する。正電源電圧Ｖ、の変動は、ダイオードＤ１
のクランプ動作によって吸収され、回路の高論理レベル
出力電圧（０６０ボルト）が正電源電圧Ｖ に直接依存
しなくなる。
れて、出力電圧レベルを、トランジスタＴ６のベース電
圧より低い順方向バイアス・ベース−エミッタ接合電圧
に設定する。正電源電圧Ｖ、の変動は、ダイオードＤ１
のクランプ動作によって吸収され、回路の高論理レベル
出力電圧（０６０ボルト）が正電源電圧Ｖ に直接依存
しなくなる。
低−高レベル入力遷移；
入力端ｐＮＰトランジスタがエミッタ・フォロワとして
動作するため、Ｔ４のベース電圧を設定するだめの同相
経路がもたらされる。入力が高論理レベルに近づくにつ
れ、Ｔ４のベースの電圧も上昇する。
動作するため、Ｔ４のベース電圧を設定するだめの同相
経路がもたらされる。入力が高論理レベルに近づくにつ
れ、Ｔ４のベースの電圧も上昇する。
Ｔ４のベース電圧が上昇すると、帰路電圧（アース電圧
）より高いベース−エミッタ接合のカットイン電圧レベ
ル（０，７ボルト）に達するときに、Ｔ４が電流を流す
こととなる。この電圧のとき、バイパス・コンデンサＣ
１が、帰路電源（アース電源）への低インピーダンスＡ
Ｃ経路をもたらし、Ｔ４が迅速にオンになる。Ｔ４のベ
ース電圧は、ダイオードＤ３の順方向バイアスを昇圧し
続ける。
）より高いベース−エミッタ接合のカットイン電圧レベ
ル（０，７ボルト）に達するときに、Ｔ４が電流を流す
こととなる。この電圧のとき、バイパス・コンデンサＣ
１が、帰路電源（アース電源）への低インピーダンスＡ
Ｃ経路をもたらし、Ｔ４が迅速にオンになる。Ｔ４のベ
ース電圧は、ダイオードＤ３の順方向バイアスを昇圧し
続ける。
それ以前は休止していたスイッチ操作可能電流源である
トランジスタＴ５が、このときＴ４とＤ乙の直流電流導
通経路をもたらす。
トランジスタＴ５が、このときＴ４とＤ乙の直流電流導
通経路をもたらす。
Ｔ４とＤ３が導通すると、やはり交替的に導通状態とな
る２つの導通経路ができる。Ｒ２中を電流が流れる結果
として、Ｔ６のベース電圧は降下し始め、基準電圧ＶＲ
（１，１ボルト）よシ順方向バイアス低障壁ショットキ
ー・ダイオード電圧（０２５ボルト）だけ低い電圧、す
なわち０．８５ボルトに達するまで、ベース電圧の降下
が続く。ダイオードＤ２は電流を通して、Ｔ６のベース
電圧を、基準電圧ＶＲよシ順方向バイアス低障壁ショッ
トキー・ダイオード電圧だけ低い電圧にクランプする。
る２つの導通経路ができる。Ｒ２中を電流が流れる結果
として、Ｔ６のベース電圧は降下し始め、基準電圧ＶＲ
（１，１ボルト）よシ順方向バイアス低障壁ショットキ
ー・ダイオード電圧（０２５ボルト）だけ低い電圧、す
なわち０．８５ボルトに達するまで、ベース電圧の降下
が続く。ダイオードＤ２は電流を通して、Ｔ６のベース
電圧を、基準電圧ＶＲよシ順方向バイアス低障壁ショッ
トキー・ダイオード電圧だけ低い電圧にクランプする。
正電源電圧Ｖ、の変動は、ダイオードＤ２のクランプ動
作によって吸収され、回路の低論理レベルの出力電圧（
０１０ボルト）は正電源電圧Ｖ に直接依存しなくなる
。
作によって吸収され、回路の低論理レベルの出力電圧（
０１０ボルト）は正電源電圧Ｖ に直接依存しなくなる
。
Ｔ４のベース電圧が増加しても、抵抗Ｒ１中を通る電流
（ｒｌｌ、１５ｒｎＡ）は減少する。この電流の減少に
よって、ＰＮＰ）ランジスタのエミッタ電流とベース電
流が減少し、それらが高インピーダンス状態になり、回
路の負荷要件がさらに改良される。
（ｒｌｌ、１５ｒｎＡ）は減少する。この電流の減少に
よって、ＰＮＰ）ランジスタのエミッタ電流とベース電
流が減少し、それらが高インピーダンス状態になり、回
路の負荷要件がさらに改良される。
高−低レベル入力遷移：
入力端ＰＮＰ）ランジスタがエミッタ・フォロワとして
動作するため、Ｔ４のベース電圧を設定するだめの同相
経路がもう一度もたらされる。入力が低論理レベルに近
づくにつれ、Ｔ４のベース電圧も降下する。
動作するため、Ｔ４のベース電圧を設定するだめの同相
経路がもう一度もたらされる。入力が低論理レベルに近
づくにつれ、Ｔ４のベース電圧も降下する。
Ｔ４のベース電圧が降下すると、コンデンサＣ１の動作
によって、Ｔ４とＤ３を通る電流が減少する。抵抗Ｒ２
とダイオードＤ２を通る電流が減少する結果として、Ｔ
６のベース電圧は降下し始め、基準電圧ＶＲ（１，１ボ
ルト）より順方向バイアス低障壁ショットキー・ダイオ
ード電圧（０２５ボルト）だけ高い電圧、すなわち１．
３５ボルトに達するまで、ベース電圧の上昇が続く。ダ
イオードＤ１は、電流を通して、Ｔ６のベース電圧を、
基準電圧ＶＲより順方向バイアス低障壁ショットキー・
ダイオード電圧だけ電圧にクランプする。正電源電圧Ｖ
の変動は、ダイオードＤ２のクランプ動作によって吸
収され、回路の低論理レベルの出力電圧（０，１０ボル
ト）は正電源電圧Ｖ、に直接依存しなくなる。
によって、Ｔ４とＤ３を通る電流が減少する。抵抗Ｒ２
とダイオードＤ２を通る電流が減少する結果として、Ｔ
６のベース電圧は降下し始め、基準電圧ＶＲ（１，１ボ
ルト）より順方向バイアス低障壁ショットキー・ダイオ
ード電圧（０２５ボルト）だけ高い電圧、すなわち１．
３５ボルトに達するまで、ベース電圧の上昇が続く。ダ
イオードＤ１は、電流を通して、Ｔ６のベース電圧を、
基準電圧ＶＲより順方向バイアス低障壁ショットキー・
ダイオード電圧だけ電圧にクランプする。正電源電圧Ｖ
の変動は、ダイオードＤ２のクランプ動作によって吸
収され、回路の低論理レベルの出力電圧（０，１０ボル
ト）は正電源電圧Ｖ、に直接依存しなくなる。
Ｃ３ｂ回路は、特に、ウェットスケール集積回路（ｗｓ
Ｉ ）を実施するのに使用される冗長回路用に適して
いる。冗長回路設計の主な目標は、ランダムな処理欠陥
が存在する場合に論理の機能性を確保することである。
Ｉ ）を実施するのに使用される冗長回路用に適して
いる。冗長回路設計の主な目標は、ランダムな処理欠陥
が存在する場合に論理の機能性を確保することである。
冗長論理回路を用いると、論理回路を「連続」にするだ
めの複数経路を設けることによって製造プロセス上の欠
陥の影響を解消する。アクティブ冗長回路をＣ３ｂ回路
の実施例に使うことにする。
めの複数経路を設けることによって製造プロセス上の欠
陥の影響を解消する。アクティブ冗長回路をＣ３ｂ回路
の実施例に使うことにする。
アクティブ冗長回路は、複数のハードウェアと配線を必
要とする回路設計である。この回路設計は、回路の入力
または出力を非制御状態にするような欠陥に対して余裕
がある。つまシ、有用である。ことで、回路の制御状態
とは出力レベルを支配する入力レベルをいう。例えば、
前述のＡＩ回路では、複数の入力のうちの１つの入力が
低レベルであれば他の入力レベルがどうであれ出力；レ
ベルは高レベルになるので、入力の低レベルは出力を支
配しており、低レベル入力が制御状態である。非制御状
態とは全ての入力レベルが同一であるときにはじめて出
力論理レベルを設定することができるような入力論理レ
ベルをいう。例えば、前述のＡＩ回路では、高レベル入
力が非制御状態である。アクティブとは、訂正が瞬時に
行なわれ、検査も診断プログラミングも必要はないこと
を意味する。
要とする回路設計である。この回路設計は、回路の入力
または出力を非制御状態にするような欠陥に対して余裕
がある。つまシ、有用である。ことで、回路の制御状態
とは出力レベルを支配する入力レベルをいう。例えば、
前述のＡＩ回路では、複数の入力のうちの１つの入力が
低レベルであれば他の入力レベルがどうであれ出力；レ
ベルは高レベルになるので、入力の低レベルは出力を支
配しており、低レベル入力が制御状態である。非制御状
態とは全ての入力レベルが同一であるときにはじめて出
力論理レベルを設定することができるような入力論理レ
ベルをいう。例えば、前述のＡＩ回路では、高レベル入
力が非制御状態である。アクティブとは、訂正が瞬時に
行なわれ、検査も診断プログラミングも必要はないこと
を意味する。
アクティブ冗長回路は、非冗長回路を２重にすると共に
、その回路のファン・インとファン・アウトを２倍にす
ることによって実現される。第３Ａ図に、１つのファン
・イン及びファン・アウト・ゲートを有する非冗長の３
ゲート論理チエーンが示されている。第３Ｂ図には、ア
クティブ冗長回路の論理チェーンが示されている。
、その回路のファン・インとファン・アウトを２倍にす
ることによって実現される。第３Ａ図に、１つのファン
・イン及びファン・アウト・ゲートを有する非冗長の３
ゲート論理チエーンが示されている。第３Ｂ図には、ア
クティブ冗長回路の論理チェーンが示されている。
、Ａ％Ｂ％ Ｃの複製ゲートは、それぞれＡ′、Ｂ′、
Ｃ′である。各ゲートの出力は、その論理チェーンの次
のゲートおよびその複製ゲートに供給される。
Ｃ′である。各ゲートの出力は、その論理チェーンの次
のゲートおよびその複製ゲートに供給される。
ファン・インとファン・アウトの２倍化によって、論理
流れの代替経路がもたらされる。あるゲートに、その入
力または出力を非制御状態にする欠陥がある場合、論理
は、複製ゲートを通る。このだめ、この論理回路は、代
替経路による欠陥の吸収によって瞬時に論理自体を訂正
できる。ただし、ゲートの入力または出力に制御状態を
もたらす欠陥は吸収されない。
流れの代替経路がもたらされる。あるゲートに、その入
力または出力を非制御状態にする欠陥がある場合、論理
は、複製ゲートを通る。このだめ、この論理回路は、代
替経路による欠陥の吸収によって瞬時に論理自体を訂正
できる。ただし、ゲートの入力または出力に制御状態を
もたらす欠陥は吸収されない。
この型式の冗長回路の機能性は、制御状態の故障をもた
らすプロセス欠陥に対する回路の感度によって決まる。
らすプロセス欠陥に対する回路の感度によって決まる。
典型的な高速論理回路は、回路の入力段及び出力段の両
方に同様の論理機能、すなわちＯＲ機能を有している。
方に同様の論理機能、すなわちＯＲ機能を有している。
こうしたタイプの回路は、制御状態としての高速論理レ
ベルを有する。
ベルを有する。
不幸なことに、通常のプロセス欠陥によって引き起され
る主な状態は、高速論理レベルであり、したがってとれ
らの回路はアクティブ冗長回路ＷＳ■には適さない。
る主な状態は、高速論理レベルであり、したがってとれ
らの回路はアクティブ冗長回路ＷＳ■には適さない。
上述のように、Ｃ２Ｌ回路の制御状態と非制御状態は、
それぞれ低論理レベルと高論理レベルである。Ｃ２Ｌの
入力段と出力段の論理機能は、それぞれＡＮＤとＯＲで
ある。入力段と出力段での相補論理機能によって、Ｃ２
Ｌは高論理レベルを発生させる欠陥を吸収できる。トラ
ンジスタ・パイプ、回路量金属の開路や短絡など通常の
欠陥によって、Ｃ２Ｌの出力または入力が制御状態にさ
れることはない。
それぞれ低論理レベルと高論理レベルである。Ｃ２Ｌの
入力段と出力段の論理機能は、それぞれＡＮＤとＯＲで
ある。入力段と出力段での相補論理機能によって、Ｃ２
Ｌは高論理レベルを発生させる欠陥を吸収できる。トラ
ンジスタ・パイプ、回路量金属の開路や短絡など通常の
欠陥によって、Ｃ２Ｌの出力または入力が制御状態にさ
れることはない。
第１図は、本発明による相補形カスコード論理回路の実
施例の回路図、第２図は、第１図の論理回路の動作を示
す波形図、第３Ａ図は、既知の３ゲート論理チエーンの
ブロック図、第３Ｂ図は、本発明による論理回路を使用
したアクティブ冗長回路のブロック図である。
施例の回路図、第２図は、第１図の論理回路の動作を示
す波形図、第３Ａ図は、既知の３ゲート論理チエーンの
ブロック図、第３Ｂ図は、本発明による論理回路を使用
したアクティブ冗長回路のブロック図である。
Claims (2)
- （１）（ａ）複数の入力端子を有する入力手段と、（ｂ
）前記入力手段にベースが接続された第１のトランジス
タと、 （ｃ）前記第１のトランジスタのベースと第１の電源と
の間に接続された第１の抵抗と、 （ｄ）前記第１のトランジスタのコレクタと前記第１の
電源との間に接続された第２の抵抗と、（ｅ）前記第１
のトランジスタのエミッタと第２の電源との間に接続さ
れたアクティブ電流源であつて、コレクタが前記入力手
段及び第２の電源に接続された反転操作用トランジスタ
と、この反転操作用トランジスタのエミッタに接続され
たダイオードとを有するアクティブ電流源と、 （ｆ）基準電圧源を備え、前記反転操作用トランジスタ
のベースと前記第１のトランジスタのコレクタとの間に
接続された基準電圧回路手段と、（ｇ）コレクタが前記
第１の電源に接続され、ベースが前記第１のトランジス
タのコレクタに接続された第２のトランジスタ、 （ｈ）前記第２のトランジスタのエミッタと前記第２の
電源との間に接続された第３の抵抗と、（ｉ）前記第２
のトランジスタのエミッタに接続された出力端子と、 を有する論理回路。 - （２）特許請求の範囲第（１）記載の論理回路において
、前記基準電圧回路手段は、互いに逆極性の向きに並列
接続された２つのダイオードを有し、とれら２つのダイ
オードの一方の端子は前記第１のトランジスタのエミッ
タ及び前記第２のトランジスタのベースに接続され、他
方の端子は第４の抵抗を介して前記反転操作用トランジ
スタのベースに接続されている論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US865700 | 1986-05-22 | ||
| US06/865,700 US4709166A (en) | 1986-05-22 | 1986-05-22 | Complementary cascoded logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62274921A true JPS62274921A (ja) | 1987-11-28 |
| JPH06105874B2 JPH06105874B2 (ja) | 1994-12-21 |
Family
ID=25346053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62091061A Expired - Lifetime JPH06105874B2 (ja) | 1986-05-22 | 1987-04-15 | 論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4709166A (ja) |
| EP (1) | EP0250752B1 (ja) |
| JP (1) | JPH06105874B2 (ja) |
| DE (1) | DE3750316T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829198A (en) * | 1987-04-10 | 1989-05-09 | International Business Machines Corporation | Fault tolerant logical circuitry |
| US4798976A (en) * | 1987-11-13 | 1989-01-17 | International Business Machines Corporation | Logic redundancy circuit scheme |
| US4963088A (en) * | 1988-09-01 | 1990-10-16 | Honeywell Inc. | Safety-related parameter inputs for microprocessor ignition controller |
| US5260952A (en) * | 1991-04-30 | 1993-11-09 | Ibm Corporation | Fault tolerant logic system |
| WO1997040579A1 (en) * | 1996-04-22 | 1997-10-30 | United Technologies Corporation | Radiation resistant logic circuit |
| US11342916B2 (en) | 2008-12-23 | 2022-05-24 | Schottky Lsi, Inc. | Schottky-CMOS asynchronous logic cells |
| US11955476B2 (en) | 2008-12-23 | 2024-04-09 | Schottky Lsi, Inc. | Super CMOS devices on a microelectronics system |
| US8476689B2 (en) | 2008-12-23 | 2013-07-02 | Augustine Wei-Chun Chang | Super CMOS devices on a microelectronics system |
| US9853643B2 (en) | 2008-12-23 | 2017-12-26 | Schottky Lsi, Inc. | Schottky-CMOS asynchronous logic cells |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2942193A (en) * | 1958-07-30 | 1960-06-21 | Bell Telephone Labor Inc | Redundant logic circuitry |
| US3305830A (en) * | 1963-05-24 | 1967-02-21 | Ibm | Error correcting redundant logic circuitry |
| US3450896A (en) * | 1964-11-21 | 1969-06-17 | Hitachi Ltd | Transistor switching circuit having compensating circuit |
| US3458719A (en) * | 1965-10-14 | 1969-07-29 | Ibm | Threshold logic switch with a feed-back current path |
| GB1199931A (en) * | 1966-07-21 | 1970-07-22 | Mini Of Technology London | Improvements in or relating to Redundant Binary Logic Elements |
| US3522446A (en) * | 1967-08-31 | 1970-08-04 | Tokyo Shibaura Electric Co | Current switching logic circuit |
| GB1251959A (ja) * | 1968-02-16 | 1971-11-03 | ||
| US3787737A (en) * | 1969-05-21 | 1974-01-22 | Nippon Telephone | High speed/logic circuit |
| US3836792A (en) * | 1969-07-16 | 1974-09-17 | Sperry Rand Corp | Four stage storage enhanced logic circuit |
| US3656004A (en) * | 1970-09-28 | 1972-04-11 | Ibm | Bipolar capacitor driver |
| US3987310A (en) * | 1975-06-19 | 1976-10-19 | Motorola, Inc. | Schottky diode - complementary transistor logic |
| US4039867A (en) * | 1976-06-24 | 1977-08-02 | Ibm Corporation | Current switch circuit having an active load |
| US4112314A (en) * | 1977-08-26 | 1978-09-05 | International Business Machines Corporation | Logical current switch |
| US4228371A (en) * | 1977-12-05 | 1980-10-14 | Rca Corporation | Logic circuit |
| US4321490A (en) * | 1979-04-30 | 1982-03-23 | Fairchild Camera And Instrument Corporation | Transistor logic output for reduced power consumption and increased speed during low to high transition |
| US4339676A (en) * | 1979-08-13 | 1982-07-13 | Texas Instruments Incorporated | Logic circuit having a selectable output mode |
| DE3276988D1 (en) * | 1981-09-30 | 1987-09-17 | Toshiba Kk | Logic circuit operable by a single power voltage |
| US4605870A (en) * | 1983-03-25 | 1986-08-12 | Ibm Corporation | High speed low power current controlled gate circuit |
| US4621201A (en) * | 1984-03-30 | 1986-11-04 | Trilogy Systems Corporation | Integrated circuit redundancy and method for achieving high-yield production |
-
1986
- 1986-05-22 US US06/865,700 patent/US4709166A/en not_active Expired - Fee Related
-
1987
- 1987-04-15 JP JP62091061A patent/JPH06105874B2/ja not_active Expired - Lifetime
- 1987-04-22 EP EP87105872A patent/EP0250752B1/en not_active Expired - Lifetime
- 1987-04-22 DE DE3750316T patent/DE3750316T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4709166A (en) | 1987-11-24 |
| EP0250752A3 (en) | 1990-01-10 |
| DE3750316T2 (de) | 1995-03-09 |
| JPH06105874B2 (ja) | 1994-12-21 |
| EP0250752B1 (en) | 1994-08-03 |
| EP0250752A2 (en) | 1988-01-07 |
| DE3750316D1 (de) | 1994-09-08 |
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