JPS62276866A - 集積回路のア−キテクチヤおよび該ア−キテクチヤを有する集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 １帝業上の利用分野 本発明は、集積回路の全体的なアーキテクチャおよび該
アーキテクチャを有する集積回路の製造方法に関するも
のである。

従来の技術 集積回路のユーザは、使用したい集積回路の構造および
動作の仕様に関して実にさまざまな要求をもっている。

これは、ひとつひとつ非常に異なる回路をユーザが要求
するごとに、メーカーは回路配置を変える必要がしばし
ばあることを意味する。

ひとつの回路を多数製造する必要がある場合には、レイ
アウト設計図を作成し、このレイアウト設計図に基づい
て対応する回路を製造するのに要するコストは、たとえ
その回路が非常に復雑なものであっても安くすることが
できる。

しかし、ひとつの回路を少ししが製造する必要がない場
合には、レイアウト設計図の作成とそのレイアウト設計
図に対応するマスクの製作に要するコストは、たとえそ
の回路が簡単なものであってももはや安くすることはで
きない。

そのような理由で、大量生産用であり、しかも複雑な回
路にきわめて適した従来の設計法および製造法（レイア
ウト設計図の作成をある特定のひとつの要求にもっとも
合うように行い、このレイアウト設計図に基づいて対応
する回路を製造する方法）だけでなく、簡単な回路の少
量生産用に前もって拡散形成された回路網（標準拡散回
路）を用意しておく方法が提案されている。提案されて
いるこの方法では、回路の主要部分は所定の位置に配置
されていて、製造の最終段階、さらに詳しくは、回路素
子間を相互に接続させる段階が、ユーザの要求に応じて
変更可能である。最終段階は従ってカスタム段階と呼ば
れる。ユーザが仕様を指定すると、回路素子の配列が固
定されている他の層にはまったく影響を与えることなく
その仕様に従った接続線のレイアウト設計図が描かれる
。

そして、回路素子の配列が固定された層とその上に積層
される回路素子配列変更可能な層（普通は４層）を含ん
だ全体のレイアウト設計図をもとにしてカスタム生産の
集積回路が生産される。

固定された回路素子配列部分は多くのユーザに行きわた
っておりしかも応用も多いため、回路全体の設計に要す
るコストが安くなり時間も短くなるだけでなく、製品製
造コストが安くなり（用途に応じて４枚のマスクを作製
するだけでよい）製造時間も短縮される。なぜなら、相
互接続配線のなされていない状態の回路素子配列固定型
集積回路を前もって製造してストツクしておくことがで
きるからである。

このように、標準拡散回路を前もって形成しておくこと
には多くの利点があることが容易にわかる。しかし、配
置が固定されている（従って、用途に応じた最適の配置
にすることはもともとできない）回路素子間を接続する
接続線が大きな面積を占めるようになるため、複雑な回
路を作製する可能性に関しては制約があることがわかる
。

この制約をよりよく理解するために、まず最初に標準論
理回路を一般的に構成した予備拡散形成回路を説明し、
次に、この標準拡散回路をますます複雑化する回路に応
用するためにこれまでに行われてきた改良法について説
明する。

一般に、標準拡散回路は、複数のトランジスタ、または
複数対のトランジスタ、または数個のトランジスタから
なる複数のマイクロセルからなる列を多数備えている。

これらトランジスタ、または対トランジスタ、またはマ
イクロセルは、最初から互いに接続されているわけでは
ない。これらトランジスタは、行と列の間隔が一定に配
置されて、配置が固定されている回路素子の一部を構成
する。

集積回路をカスタム生産する場合には、所望の機能をも
つようにマイクロセル間を局所的に接続して論理セルを
形成する。論理セルは、相互接続線専用の領域を通る接
続線を用いて互いに接続する。

ところで、接続線専用の領域は、マイクロセルの配置さ
れている行と列の間に設けられている。この相互接続線
専用の領域は配線チアネルと呼ばれている。

配線チャネルの中で接続線が占める面積は、製作する集
積回路が複雑になるにつれて急速に増大する。

例えばフランス国特許第８２０５２４５号に詳しく記載
しであるように、最近の回路設計法によれば配線チャネ
ルを使用しない。マイクロセル列はすべて隣接させて、
標準拡散回路専用の全スペースを埋める。論理セル間の
全体相互接続線は使用しないマイクロセル列の上方を通
過させるが、完成した集積回路にはその相互接続線を残
しておく。この方法だと相互接続線が面積の限られた所
定の配線チャネルを通過する必要がないため、接続を行
う際の自白度が従来よりも大きくなる。配線チャネルの
ない標準拡散回路は、自由相互接続アレー、または「ゲ
ートの海」型アレーと呼ばれる。

ユーザが少数しか生産しない回路についてもますます複
雑な回路を要求するようになり、論理筬能（ゲート、フ
リップフロップ等）を実現するためのトランジスタ標準
拡散回路からは効果的に実現することのできないメモリ
等の特殊な電子機能を要求するようになったため、標準
化の利点（回路設計に要するコストと時間の節約および
製造に要するコストと時間の節約ができること）を保持
したままでしかも制約をより少なくした標準回路が製造
されるに至っている。

このような標準回路は、従来の標準拡散回路（トランジ
スタ、または対トランジスタ、またはトランジスタマイ
クロセルの列）からなるひとつ以上の領域を備えるとと
もに、複合電子機能または特殊電子機能をもつ標準マク
ロセルを備える。

標準マクロセルは、占有体積を最適化するように配置さ
れている。すなわち、標準マクロセルは、普通のトラン
ジスタ標準拡散回路とはまったく無関係な配置となって
いる。

複雑なマクロセルを備えるこのタイプの標準回路におい
ては、トランジスタ標準拡散回路を構成する領域は、配
線チャネルで隔てられた従来のトランジスタ列とするか
、あるいは、「ゲートの海」型の自由相互接続標準拡散
回路とすることが可能である。

しかし、標準回路のアーキテクチャは常に以下のように
なっていなくてはならない。すなわち、集積回路の表面
には、標準マクロセル専用の領域と、トランジスタまた
はマイクロセルの標準拡散回路専用の領域が含まれなく
てはならない。集積回路をカスタム生産する際には、マ
イクロセル相互間を局所的に接続することにより論理セ
ルを構成する。標準マクロセル領域と標準マイクロセル
アレー領域の間には、マイクロセルとマクロセル全体相
互間を接続すべき接続線が通過することのできる間隔が
設けである。

このようにして得られた集積回路は、複雑なマクセルを
備えるとともに、ユーザの必要に応じて望み通りに相互
接続を行って形成することのできるより簡単な論理セル
を備えるという点で非常に大きな可能性をもつ。しかし
、標準領域に論理セルを形成することが難しいことおよ
び複雑なマクロセルが固定されていることのため、上記
の集積回路には制約がある。

本発明によれば、工業的標準化工程くマスクの大部分は
固定された回路素子配置用のマスクであり、回路は、カ
スタムで相互接続線を設計、製造する段階に至るまでた
とえ一時的であれ固定回路素子配置にして製造し、スト
ックしておく工程）を経て製造された集積回路の性能と
可能性を大きく向上させるだけでなく、工業的標準化工
程をなくして集積回路の設計時間を減らし製造のコスト
を削減することのできる新しいアーキテクチャの集積回
路が提供される。

この新しいアーキテクチャは、標準回路とまったく特殊
な回路の両方に適している。本発明によれば、このアー
キテクチャに基づいており、まったく特殊な（標準化集
積回路ではない）集積回路を設計するのに必要なコスト
と時間を減らすことができ、しかも応用の可能性のより
大きな新しい工業工程が提供される。この工程において
は、標準化工程を施すことを前提としたアーキテクチャ
の特徴を変わった方法で利用する。本発明のアーキテク
チャと工業工程を以下にさらに詳しく説明するが、現時
点では、集積回路用の本発明のアーキテクチャが、使用
する本発明の工業工程の特徴と密接に結びついており、
標準回路のアーキテクチャは一般には特殊な回路のアー
キテクチャと同一ではないことを指摘しておくことが重
要であろう。

問題点を解決するための手段 本発明によれば、集積回路であって、コンパクトなレイ
アウトで配置され、それぞれが複合機能または特殊機能
に対応する複数のマクロセル領域が該集積回路の表面上
の利用可能な領域に互いに分離して配置され、該マクロ
セル領域間のスペースは隣接した複数のトランジスタ列
により完全に埋められて、該トランジスタ列間には相互
接続用配線チャネルが介在しておらず、該トランジスタ
列中の所定のトランジスタ間は局所的に相互に接続され
て論理セルを構成しており、該論理セルのレイアウトは
上記マクロセル領域のレイアウトよりもコンパクト度が
小さく、全体の相互接続線は上記トランジスタ列中の使
用されていないトランジスタ上を通過して論理セル同士
、マクロセル同士、および論理セルとマクロセルとを接
続しているアーキテクチャを備えることを特徴とする集
積回路が提供される。

上記相互接続線はトランジスタの接続端子位置とマクロ
セルの接続端子位置の間に延在しており、接続端子は、
規則正しいアレー中の点でピッチが隣接するトランジス
タ列のピッチと等しくなる点の中からすべて選択される
。

標準回路においては、少なくとも標準部分に関しては、
マクロセル領域は位置が固定されており、その領域内の
回路素子配置は固定されている。しかし、マクロセル領
域間の利用可能な全スペース、すなわちこの集積回路上
の利用可能な残りスペースの全部またはほぼ全部は、ユ
ーザの仕様に従ってマクロセル間を相互に接続すること
により論理機能を実行するのに使用することのできる標
準トランジスタ列で埋まっている。

標準化工程に従って工業的に処理することを前提としな
い特殊な回路の場合は、非標準回路のことは考えていな
い新しいアーキテクチャを用いて設計のコストを下げ、
しかも設計時間を短くすることができるので、回路の製
造が簡単になる。この回路の製造方法は以下の通りであ
る。

集積回路セルのレイアウトのライブラリを使用し、該ラ
イブラリは、複合電子機能または特殊電子機能をもつマ
クロセルと規則正しい標準拡散回路を形成する複数の隣
接したトランジスタマイクロセルとを備え、該トランジ
スタマイクロセルを局所的に相互に隣接することにより
論理セルを形成し、マクロセルは、全体を相互に接続す
る目的でマクロセルとマイクロセルに設けた接続端子に
達する全体相互接続線により相互に、または論理セルと
接続する。

使用するマクロセルはユーザの仕様に従って選択シ、該
マクロセルのレイアウトは該仕様に従って必要な場合に
は変更する。該マクロセルは、製造することになる集積
回路の全体のレイアウトを含む利用可能な表面上に、互
いにスペースをあけて一括して配置する。該マクロセル
間のスペースは、隣接した複数のマイクロセル列で完全
に埋め、該マイクロセル列間には相互接続用配線チャネ
ルのスペースを設けない。全体のレイアウトの設計は、
論理セルを形成するマイクロセル間の局所相互接続線の
配置と、該論理セル間、マクロセル間、および論理セル
とマクロセル間を接続し、マイクロセル上を通過する全
体相互接続線の配置を決定することにより完成させる。

最後に、上記の方法で設定されたレイアウトを集積回路
基板上に複写して集積回路を製造する。

本発明の他の特徴および利点は、添付の図面を参照した
以下の詳細な説明により明らかになろう。

実施例 第１図は、標準タイプの集積回路の構成の一例である。

この集積回路は、１６ビツトの算術論理ユニッ）（ＡＬ
［Ｊ）１０と、２０４８ビツトの情報を記憶することの
できるランダムアクセスメモリ（ＲＡＭ）１２、と３０
００個のトランジスタからなるマイクロセルのアレー１
４を備える。マイクロセル相互の接続は望みのままに行
うことが可能で、この接続操作により論理セルを形成す
る。

上記３つのユニットは、チップの利用可能な表面の中央
に配置される。この中央領域は、点線の長方形１６で囲
んで示しである。なお、チップの外周は参照番号１８で
示す。

チップの周辺部には、外部との接続用の接続端子２０が
設けである。さらに、必要に応じて、この接続端子２０
に直接接続された出力増幅器等の回路素子（不図示〉が
この周辺部に配置されることもある。第１図ではチップ
の周辺部に接続端子２０を配置しであるが、接続端子２
０を取り付ける位置は、利用可能表面の周辺部でも内部
でもよい。

トランジスタマイクロセルのアレー１４は、一方の向き
の斜線で示したＮチャネル電界効果トランジスタ列２２
と、向きの異なる斜線で示したＰチャネル電界効果トラ
ンジスタ列２４と、トランジスタ列または一群のトラン
ジスタ列の間に位置する相互接続線が通過する配線チャ
ネル２６とからなる。

ところで、各標準マイクロセルが、１個のＰチャネルト
ランジスタと、このトランジスタに隣接する１個のＮチ
ャネルトランジスタとを備える構成とすることも可能で
ある。

ΔＬＵＩＯとＤＲＡＭ１２とゲートアレー１４との間の
スペースには何も配置されていない。このスペースは、
これら３つのユニット１０．１２．１４の間を（ユーザ
の仕様に従って）接続するのに必要な相互接続線が通過
するための部分である。図面を複雑にしないため、相互
接続線はほんの数本しか描いてないが、実際には非常に
多数の相互接続線が存在していることは明らかである。

この集積回路では、ＡＬＵｌｏとＤＲＡＭ１２は、内部
相互接続線の配置が固定された（またはほぼ固定された
）コンパクトなレイアウトのマクロセルであるのに対し
、ゲートアレー１４は、ユーザの要望に応じて非コンパ
クトなレイアウトのセルを形成するように相互接続を行
う規則正しいレイアウトをもつアレーである。

第１図に簡略化して示したレイアウトは、標準回路にの
み使用されるレイアウトである。特定のひとつの用途の
みを目的とするマスクのみをマスキング全段階で使用す
るレイアウトをもつ回路は、普通はこのような配置とは
なっていない。

第２図は本発明アーキテクチャの図である。このアーキ
テクチャは、応用の可能性が広く、しかも、標準、非標
準を問わず集積回路の製造コストを下げることのできる
ようにするために考案されたものである。従来よりも改
善された点は、−標準回路をより複雑にできること。

−相互接続線の配置または長さに関して性能（例えば動
作速度）を向上させることができること。

−（標準でない集積回路）の設計に要するコストを削減
し、設計時間を短縮できること。

第２図のアーキテクチャの集積回路は、複数のユニット
を備えている。各ユニットは、コンパクトなレイアウト
のマクロセルに対応しており、チップ上の利用可能な表
面上で互いに離れて配置されている。これらユニットの
間のスペースはトランジスタ列またはとマイクロセル列
で完全に埋められているため、配線チャネルはない。こ
の結果、利用可能な表面上の任意の位置に、マイクロセ
ルを局所的に相互接続した論理セルや相互接続されてい
ないマイクロセル上を通過する全体の相互接続線を配置
することができる。

第２図には、１６ビツトの算術論理ユニット（ＡＬＵ）
を備えるマクロセル３０と、８キロビツトのランダムア
クセスメモ’Ｊ　（ＲＡＭ）をひとつ備えるマクロセル
３２と、４キロビツトの読出し専用メモＩＪ（Ｒ１）を
ひとつ備えるマクロセル３４とが描いである。

３つのマクロセルは、それぞれコンパクトなレイアウト
をもつものとして描いである。すなわち、コンパクトな
レイアウトだと、「標準レイアウト」タイプの規則正し
いレイアウトをもつマイクロセルを使用したと仮定した
場合よりもはるかに全体の寸法が小さくてすむ。

チップの利用可能な全表面上で、マクロセル間のスペー
スは、標準レイアウトタイプの規則正しいレイアウトを
もつマイクロセルによりきっちりと埋められている。

チップの利用可能な表面は、外部との接続端子４０によ
り画成される区域を越えて延在させることが可能である
。このことを示すために、第２図には、チップ上でマク
ロセル間およびその周囲のほぼ全域にわたって延在する
マイクロセル列が描いである。場合によっては、接続端
子４０の下にもマイクロセルが存在している。すると、
接続端子に接続される出力増幅器は、マイクロセルアレ
ーのトランジスタを用いるか、あるいは、接続端子の近
くに配置されておりマイクロセルアレーに囲まれたコン
パクトなレイアウトのユニットを用いて構成することが
できる。

マクロセル３０．３２．３４の間のスペースヲ埋メルマ
イクロセルアレーは、「ゲートの海」タイプであり、配
線チャネルなしに隣接するマイクロセルまたはトランジ
スタ列を備えている。第２図には、一方の向きの斜線で
示した列（Ｎチャネルトランジスタ列）４２と、向きの
異なる斜線で示した列（Ｐチャネルトランジスタ列）４
４が簡潔に示されている。この２つの列４２と４４は交
互に配置されて、マクロセル間の利用可能な表面全体を
覆っている。

マクロセル間の全体相互接続線またはセルとマクロセル
間の全体接続線の設計図を自動的に簡単に描くためには
、マクロセル内の回路素子の配置とマクロセルの位置を
うまく選んで、これらマクロセルから出ることになる接
続線が勝手な接続端子から出ないようにする。つまり、
この接続端子は、規則正しいアレー中で、該規則正しい
アレーからゲートの海タイプのマイクロセルへと延長す
る位置に配置する。

図面を複雑にしないため、第２図には相互接続線も接続
端子も描いてない。

標準化工程を施す集積回路にふいては、マクロセル３０
．３２．３４の位置とレイアウトおよび各マクロセル内
の回路素子の相互接続線の配置は固定されている。集積
回路が形成されたウェハには、相互接続を行う前段階ま
での処理を施しておくことができる。

ユーザの仕様に応じて必要な相互接続線の配置を決める
。例えば、 −論理セルを形成する（マクロセル間のスペースを埋め
ているマイクロセルアレーを局所的に相互に接続する）
。

−論理セル間、マクロセル間、あるいは論理セルとマク
ロセル間の全体を相互に接続する。この場合、全体相互
接続線はマイクロセルアレー中の使用していないマイク
ロセル上を通過する。

集積回路の完全なレイアウトを得るためには、このよう
な接続を行うほかにマイクロセル内の回路素子の（固定
）相互接続が必要である。

集積回路は、上記のようにして完成したレイアウトをも
とにして製造される。あるいは、標準ウェハに相互接続
線のレイアウトを複写して最終処理を施すことにより完
成品を得る。

標準化工程を施すことを前提としておらず、特定のひと
つの用途のみを目的とするマスクのみをマスキングの全
段階で使用する回路の場合は、マクロセルの配置と位置
は前もって決まってはいない。上記のようにレイアウト
設計を行って、集積回路を製造する操作を工業的に行う
には以下のようにする。

コンパクトに描かれた、複合機能または特殊機能をもつ
マクロセルのレイアウトのライブラリの中から、ユーザ
の要求に合致する中心となるマクロセルを選択する。同
様に、「ゲートの海」タイプの規則正しいアレーの中に
配置される可能性のあるマクロセルのタイプも選択する
。

マクロセルは、接続端子がマイクロセルネットワークの
接続端子に対応する位置にくるようにレイアウトを描く
。

マクロセルは、作成する集積回路の全体のレイアウトを
含むことになる利用可能な表面上に互いに離した状態で
ひとまとめに配置する。この場合、マクロセルの接続端
子は、規則正しいアレー中で、「ゲートの海」タイプの
マイクロセルのピッチに対応する位置に一致させて配置
する。

マクロセル間の利用可能なスペースは、マイクロセル列
を隣接させて配置することにより完全に埋める。このと
きマイクロセル列間またはマイクロセル列とマクロセル
の間には配線チャネル用のスペースはない。

集積回路の相互接続線の配置を以下のように決定する。

−マクロセル内の回路素子を相互に接続する。

相互接続線は固定されているか、はぼ固定されている。

この相互接続線はセルライブラリの一部をなす。

＝　「ゲートの海」タイプのマイクロセル間を局所的に
接続して論理セルを形成する。

−論理セル間、マクロセル間、および論理セルとマクロ
セル間全体を相互に接続する。全体の相互接続線は「ゲ
ートの海」タイプのマイクロセル中の未使用マイクロセ
ル上を通過する。

最後に、このようにして決まったレイアウトを集積回路
基板上に複写してこの回路を製造する。

上記の特別なアーキテクチャを用いると回路設計がはる
かに簡単になる。さらに、全体の相互接続線の位置と「
ゲートの海」の内に形成される論理セルの位置を選ぶ際
に自由度が大きいので、非常な高性能が得られる。

さらに、レイアウトを「パラメータ」として用いること
のできるマクロセル、すなわち、コンピュータエイデツ
ドデザイン（ＣＡＤ）コンビュー夕に入力されたパラメ
ータに従ってソフトウェアを用いて自動的に設計を行う
ことのできるマクロセルをセルライブラリ内で探して集
積回路をますます大量に設計することができるようにな
る。

従って、本発明により、上記のいろいろな新しい可能性
を特に有効に生かすことができる。

最後に、（例えば信号のプロセッサやマイクロプロセッ
サ等）複雑な集積回路の中には複数の２０Ｍを使用して
いるものがある。ＲＯＭに対してプログラムを行うには
相互接続以外の方法が必要である。従って、このような
集積回路は標準化しにくい。本発明の方法および本発明
による新しいアーキテクチャは、ＲＯＭを備える回路に
非常に適している。

【図面の簡単な説明】

第１図は、従来の集積回路の全体のレイアウトの概略図
であり、 第２図は、本発明のアーキテクチャをもつ集積回路の全
体のレイアウトの概略図である。 （主な参照番号） １０、３０・・ＡＬＵ、　　１２．３２・・ＲＡＭ。 １４・・アレー、　　　　２０．４０・・接続端子、２
２、４２・・Ｎチャネル電界効果トランジスタ列、２４
、４４・・Ｐチャネル電界効果トランジスタ列、３４・
・ＲＯＭ

Claims (5)

【特許請求の範囲】
1. （１）集積回路であって、コンパクトなレイアウトで配
   置され、それぞれが複合機能または特殊機能に対応する
   複数のマクロセル領域が該集積回路の表面上の利用可能
   な領域に互いに分離して配置され、該マクロセル領域間
   のスペースは隣接した複数のトランジスタ列により完全
   に埋められて、該トランジスタ列間には相互接続用配線
   チャネルが介在しておらず、該トランジスタ列中の所定
   のトランジスタ間は局所的に相互に接続されて論理セル
   を構成しており、該論理セルのレイアウトは上記マクロ
   セル領域のレイアウトよりもコンパクト度が小さく、全
   体の相互接続線は上記トランジスタ列中の使用されてい
   ないトランジスタ上を通過して論理セル同士、マクロセ
   ル同士、および論理セルとマクロセルとを接続している
   アーキテクチャを備えることを特徴とする集積回路。
2. （２）上記相互接続線はトランジスタの接続端子位置と
   マクロセルの接続端子位置の間に延在しており、接続端
   子は、規則正しいアレー中の点でピッチが隣接するトラ
   ンジスタ列のピッチと等しくなる点の中からすべて選択
   されることを特徴とする特許請求の範囲第１項に記載の
   集積回路。
3. （３）カステム段階で仕様に応じて随意に相互接続可能
   な複数の固定された標準回路素子を備え、該固定標準回
   路素子は、複数のトランジスタ列からなる標準拡散回路
   領域を備え、該トランジスタはカスタム段階で局所的に
   相互に接続されて論理セルを構成し、該論理セルは、や
   はりカスタム段階で形成される全体相互接続線により互
   いに、あるいは他の回路素子に接続され、上記固定標準
   回路素子は、さらに、上記論理セルのレイアウトよりも
   複雑なレイアウトであり、それぞれが複合機能または特
   定の機能に対応するマクロセル領域を備える、標準タイ
   プの集積回路であって、上記マクロセル領域は互いに分
   離されており、該マクロセル領域間のスペースは標準ト
   ランジスタアレー領域で完全に埋められ、該標準トラン
   ジスタアレー領域は隣接する複数のトランジスタ列を備
   え、該トランジスタ列間には相互接続用配線チャネルが
   介在しておらず、該トランジスタ列は、カスタム段階に
   おいて、標準トランジスタアレー領域のトランジスタ間
   を局所的に接続することによりマクロセル領域間に論理
   セルを形成するのに使用されるとともに、該論理セル間
   、マクロセル領域間、および論理セルとマクロセル領域
   間の全体相互接続線を形成するのに使用され、該全体相
   互接続線は上記標準トランジスタアレー領域中の使われ
   ていないトランジスタ上を通過することを特徴とする標
   準タイプの集積回路。
4. （４）集積回路セルのレイアウトのライブラリを使用し
   、該ライブラリは、複合電子機能または特殊電子機能を
   もつマクロセルと規則正しい標準拡散回路を形成する複
   数の隣接したトランジスタマイクロセルとを備え、該ト
   ランジスタマイクロセルを局所的に相互に隣接すること
   により論理セルを形成し、マクロセルは、全体を相互に
   接続する目的でマクロセルとマイクロセルに設けた接続
   端子に達する全体相互接続線により相互に、または論理
   セルと接続する集積回路の工業的製造方法であって、 −使用するマクロセルはユーザの仕様に従って選択し、
   該マクロセルのレイアウトは該仕様に従って必要な場合
   には変更し、 −該マクロセルは、製造することになる集積回路の全体
   のレイアウトを含む利用可能な表面上に、互いにスペー
   スをあけて一括して配置し、 −該マクロセル間のスペースは、隣接した複数のマイク
   ロセル列で完全に埋め、該マイクロセル列間には相互接
   続用配線チャネルのスペースを設けず、 −全体のレイアウトの設計は、論理セルを形成するマイ
   クロセル間の局所相互接続線の配置と、該論理セル間、
   マクロセル間、および論理セルとマクロセル間を接続し
   、マイクロセル上を通過する全体相互接続線の配置を決
   定することにより完成させ、 −上記の方法で設定されたレイアウトを集積回路基板上
   に複写して集積回路を製造することを特徴とする集積回
   路の工業的製造方法。
5. （５）マクロセルとマイクロセルの接続端子は、規則正
   しいアレー中でマイクロセルのピッチと等しいピッチを
   もつ位置に設置することを特徴とする特許請求の範囲第
   ４項に記載の集積回路の工業的製造方法。