JPS62278817A - インバ−タ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、インバータ回路に係り、特に電流が大きく、
かつ高周波動作、高周波動作に好適なインバータ回路に
関する。

〔従来の技術〕

従来のバイポーラを用いたインバータ回路は。

第７図に示す如き構成を有している。この従来回路のよ
うに出力段素子をバイポーラ素子とすることは制御電流
が大きくなった場合、ＭＯＳ）−ランジスタに比べ単位
面積当たりの制御電流を、大きくとることができるため
に比較的多く用いられる。

ところで、バイポーラ素子は、制御端子（ベース）に与
えた信号に対するスイッチング遅れを、数μｓｅｃ程度
有している。このため出力電圧レベルの切換のタイミン
グに於いて、スイッチング素子６とスイッチング素子２
が同時にオン状態となるタイミングが生じる。このとき
貫通電流が流れ。

損失が発生する。このスイッチング遅れによる貫通電流
があるため動作周波数を高くするための妨げとなってい
る。この対策として、スイッチング素子の一方を貫通電
流の流れる期間のみ定電流回路とすることにより貫通電
流を押さえることとするものが考えられている。この種
の格知例としは、目的は異なるものの構成の近いものと
して特開昭５７−１１９５１７号公報がある。この公知
例では、２種の定電流回路をＳＷにより選択し、電流の
流れるパスをつくっている。

〔発明が解決しようとする問題点〕

しかしながら、この公知例°においても、選択された定
電流回路に最大Ｖ−ＶＥ！！！の電圧が印加され、この
ため、制御電圧を高くした場合、両方の定電流回路を高
電圧回路構成にしなければならないという欠点を有して
いる。

本発明に目的は、低電圧駆動による定電流回路を用いて
貫通電流を低減して回路動作の高周波化を図ることので
きる出力段をバイポーラ構成としたインバータ回路を提
供することにある。

〔問題点を解決するための手段〕

本発明は、第１図に示す如くスイッチとしてＮＰＮトラ
ンジスタを用い、電圧をこのＮＰＮトランジスタで分担
することにより定電流回路を低電圧構成とした。すなわ
ち１貫通電流の流れる状態は、インバータを構成する直
列接続された２ケのスイッチング素子が、スイッチング
タイムを有するために、それぞれの素子のオン期間が重
なり。

低インピーダンス状態となるため発生する。そこでこの
重なり期間にのみ貫通電流の流れるバスに高インピーダ
ンスの素子を挿入することにより貫通電流を低減するこ
ととした。

〔実施例〕

以下、本発明の実施例について説明する。

第２図には１本発明の一実施例が示されている。

本実施例では、電源側スイッチング素子としてＰＮＰト
ランジスタ６を用いている。又、ＮＰＮトランジスタ２
のエミッタ側に挿入する素子とし抵抗８を用い、抵抗に
並列に接続されるスイッチング素子としてＮＭＯＳ９を
用いている。

本回路に於いて入力（ｉｎ）信号の“Ｈ”→“Ｌ”への
切り換えタイミング時（第３図の時刻ｔｃ）にｉｎ２は
“Ｌ”の状態とする。この状態でＮＰＮトランジスタ７
はオフとなるためにＰＮＰトランジスタ６はオフ状態に
移行する。このときＮＰＮトランジスタ２は、オンする
もののＮＭＯＳ９がオフ状態であるためにＮＰＮトラン
ジスタ２のエミッタには次の電流Ｉ２以上の電流は流れ
ない。

１＋Ｂ ここで、ＶＬ、’・・・インバータ１０の出力電圧Ｖ８
Ｅ・・・ベース−エミッタ間電圧降下ＲＦ１　　・・・
抵抗８の抵抗値 ＲＢ　・・・抵抗１０の抵抗値 そこでＰＮＰ　トランジスタ６のターンオフとＮＰＮト
ランジスタ２のターンオン時の重なりによる貫通電流を
（１）式の電流に押さえることができる。

本回路を容量性負荷の充放電回路に適用した場合（ｏｕ
ｔ端子とＧＮＤ間に負荷ＣＬを挿入）この時刻で負荷容
量の充ｆｔ！ｆＣ！荷を引き抜かなければならないそこ
で１時刻ｔ２に於いて（ＰＮＰトランジスタ６のオフし
た後）ＮＭＯＳ９をオン駆動させる。ＮＭＯＳ９がオン
するとこのオン抵抗と抵抗８が並列接続されこの抵抗値
が（１）式のＲ１！どなるため、ＮＭＯＳ９のオン抵抗
を低くすることにより大電流の通流を可能としこれによ
って負荷容量の電荷を急峻に引き抜くことができる。

又１本実施例の応用例を第４図に示す。また、抵抗８に
換え第５図に示す様にＭｏＳトランジスタ等の適用も可
能である。第５図ではＮＭＯ８を用いゲートを低圧の電
源に接続している。これは。

抵抗８の抵抗値として比較的高抵抗が要求され、且つ本
回路をモノリシックＩＣ化する際に、　Ｍｏ５のオン抵
抗を用いた場合、拡散による抵抗に比べ単位面積当たり
の抵抗値を大きくできることより素子面積を小さくする
ために有効である。

第６図に本発明を容量性負荷の充放電に適用した場合の
第４図の変形例を示す。本実施例ではＮＰＮトランジス
タ駆動用のベース電流をＮＭＯＳトランジスタ１４を通
し容量１５より供給している。

このためＮＭｏ５１４のゲートが“Ｈ”状態であっても
容：１１５の電荷放電が完了するとＮＰＮトランジスタ
２のベース電流が供給されなくなるため本実施例は、Ｐ
ＮＰトランジスタ６のベースとエミッタ間にスイッチン
グ素子を挿入し、本スイッチング素子をＰＮＰ　トラン
ジスタ６のターンオフ時にオン駆動しＰＮＰトランジス
タ６のベースエミッタ間を短絡することによってターン
オフタイムを短くしている。これによって抵抗８により
ＮＰＮトランジスタによる電流制限期間を短くすること
ができるため負荷容量の引き抜き時間も短くすることが
できる。

また、本実施例によれば１回路系における消費電力を低
減することができる。

なお、前述した実施例を組合せて適用することも可能で
ある。

〔発明の効果〕

以上説明したように、本発明によれば、バイポーラ素子
によるインバータ回路に於けるスイッチング損失を低減
することができるので、動作層波数の高周波化をはかる
ことができる。

また、本発明によれば、インバータ回路をモノリシック
ＩＣ化した場合、損失の低減によって同−ＩＣ上に搭載
するインバータの数を増すことができる。

【図面の簡単な説明】

第１図は本発明の回路構成図、第２図は本発明の実施例
を示す図、第３図は第２図図示実施例の動作タイミング
チャート、第４図は本発明の他の実施例を示す回路図、
第５図は本発明の別な実施例を示す回路図、第６図は本
発明のさらに別な実施例を示す回路図、第７図は従来の
バイポーラを用いたインバータ回路構成図である。

Claims (1)

【特許請求の範囲】
1. １、電源にスイッチング素子の一端を接続し該スイッチ
   ング素子の他端と電源の低圧側との間にＮＰＮトランジ
   スタを挿入接続し、該ＮＰＮトランジスタと前記スイッ
   チング素子を交互に導通させるインバータ回路において
   、上記ＮＰＮトランジスタのエミッタ側に電圧降下を生
   じさせるデバイスを挿入したエミッタホロワ構成とする
   と共に、上記ＮＰＮトランジスタのベースと上記電源の
   低圧側との間にスイッチング素子を挿入接続することに
   より上記電源に接続されたスイッチング素子のオフのタ
   イミングにおいて低圧側スイッチング素子をオフしてお
   き、電源側素子の充分なオフ後にオン動作させることを
   特徴とするインバータ回路。