JPS62279657A - 大規模ゲ−トアレイ - Google Patents
大規模ゲ−トアレイInfo
- Publication number
- JPS62279657A JPS62279657A JP12256386A JP12256386A JPS62279657A JP S62279657 A JPS62279657 A JP S62279657A JP 12256386 A JP12256386 A JP 12256386A JP 12256386 A JP12256386 A JP 12256386A JP S62279657 A JPS62279657 A JP S62279657A
- Authority
- JP
- Japan
- Prior art keywords
- gate array
- cpu
- modules
- function
- random part
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔発明の目的〕
（産業上の利用分野）
本発明は例えば１０にゲート以上のファンクションを有
する大規模ゲートアレイに関する。
する大規模ゲートアレイに関する。
（従来の技術）
従来、ゲートアレイの設計を行なう場合、製造業者か指
定した特定のライブラリ内の例えば２〜３にゲートの比
較的小さなファン７１ンを有する回路を設計者自身が組
合せて目的に応じたファンクションを達成していたが５
例えば１０にゲート以上の７７７クシゴンを有する回路
や、ＣＰ（Ｊ（中央演算処理回路）の周辺ＩＣ（集積回
路）等を含む場合には、そのゲートアレイ化は困難であ
シ、スメ／ダートセルやフルカスタムＬＳＩ（高密度集
積回路）等の手法でカスタムＬＳＩを作っていた。その
ため、設計、開発および評価に多くの時間と経費を費や
していた。
定した特定のライブラリ内の例えば２〜３にゲートの比
較的小さなファン７１ンを有する回路を設計者自身が組
合せて目的に応じたファンクションを達成していたが５
例えば１０にゲート以上の７７７クシゴンを有する回路
や、ＣＰ（Ｊ（中央演算処理回路）の周辺ＩＣ（集積回
路）等を含む場合には、そのゲートアレイ化は困難であ
シ、スメ／ダートセルやフルカスタムＬＳＩ（高密度集
積回路）等の手法でカスタムＬＳＩを作っていた。その
ため、設計、開発および評価に多くの時間と経費を費や
していた。
（発明が解決しようとする問題点）
上記の如く、従来は、１０にゲート以上の大規模ゲート
アレイを得ることは困難であるので。
アレイを得ることは困難であるので。
その設計、開発等に多くの時間と経費を喪していた。ま
た将来は一層大規模なゲートアレイの要求があるものと
考えられるので、その設計、開発等に要する時間と経費
がちらに増大するという問題点がある。
た将来は一層大規模なゲートアレイの要求があるものと
考えられるので、その設計、開発等に要する時間と経費
がちらに増大するという問題点がある。
本発明は上記従来の問題点を解消し、設計、開発および
評価に要する時間および経費の低減、開発ツールの容易
化およびシステムの小屋化を図ることができる大規模ゲ
ートアレイを提供することを目的とする。
評価に要する時間および経費の低減、開発ツールの容易
化およびシステムの小屋化を図ることができる大規模ゲ
ートアレイを提供することを目的とする。
（問題点を解決するための手段）
本発明による大規模ゲートアレイは、種々の機能を有す
る複数のファンクションモジュールと。
る複数のファンクションモジュールと。
これらのファンクシランモジエールとそれぞれ接続され
たランダム部と、このランダム部および前記ファンクシ
讐ンモジュールにそれぞれ接続された入力線および出力
線と、前記ランダム部および前記ファンクションモジエ
ールに共通に接続されたバスとを具備してなることを特
徴とする。
たランダム部と、このランダム部および前記ファンクシ
讐ンモジュールにそれぞれ接続された入力線および出力
線と、前記ランダム部および前記ファンクションモジエ
ールに共通に接続されたバスとを具備してなることを特
徴とする。
（作用）
例えばＣＰＵ周辺のペリフェラル回路等は。
ゲート数や７７ンクシヨン等によシ、ゲートアレイ化す
ることは困難であったが、本発明によれば、ＣＰＵ周辺
のべり７工ラル回路等と同一機能を有する複数のファン
クションモジニールを前もって開発しておくことにより
、これらのファンクションモジュールとランダム部とを
ゲートアレイ化し、これによシ例えば１０にゲート以上
の７７ンクシヨンを有する大規模ゲートアレイが得られ
るので。
ることは困難であったが、本発明によれば、ＣＰＵ周辺
のべり７工ラル回路等と同一機能を有する複数のファン
クションモジニールを前もって開発しておくことにより
、これらのファンクションモジュールとランダム部とを
ゲートアレイ化し、これによシ例えば１０にゲート以上
の７７ンクシヨンを有する大規模ゲートアレイが得られ
るので。
開発ツールの容易化および設計開発に要する時間および
経費の低減を因ることができる。
経費の低減を因ることができる。
（実施例）
図は本発明の一実施例の構成を説明するためのブロック
図であ夛、１〜３はそれぞれ例えばＣＰＵ周辺のペリフ
ェラル回路と同一機能を有する各７７ンクシゴンモジエ
ール、４ｕ各７アンクシ盲ンモジエール１〜３とそれぞ
れ接続されたランｆ ムＷＳ ＞ ５ ハ各７ｙンク
シ１ンモジュール１〜３とランダム部４に共通に接続さ
れたバス、６〜９および１０〜１３はそれぞれ各ファン
クションモジュール１〜３とランダム部４に接続された
入力線および出力線を示す。
図であ夛、１〜３はそれぞれ例えばＣＰＵ周辺のペリフ
ェラル回路と同一機能を有する各７７ンクシゴンモジエ
ール、４ｕ各７アンクシ盲ンモジエール１〜３とそれぞ
れ接続されたランｆ ムＷＳ ＞ ５ ハ各７ｙンク
シ１ンモジュール１〜３とランダム部４に共通に接続さ
れたバス、６〜９および１０〜１３はそれぞれ各ファン
クションモジュール１〜３とランダム部４に接続された
入力線および出力線を示す。
従来に、例えばＣＰＵ周辺のペリフェラル回路をゲート
アレイ化することは、ゲート数やファンクシラン等によ
シ困難であ）１図中の２０に示す部分即ちランダム部４
だけがゲートアレイ化されていた。しかしながら、本発
明によれば、上記の如（、ＣＰＵ周辺のペリフェラル回
路と同一機能を有する各ファンクションモジュール１〜
３を前もって開発しておくことによ９１図中の３０に示
す部分即ち、各ファンクションモジュール１〜３および
ランダム部４を全てゲートアレイ化することができる。
アレイ化することは、ゲート数やファンクシラン等によ
シ困難であ）１図中の２０に示す部分即ちランダム部４
だけがゲートアレイ化されていた。しかしながら、本発
明によれば、上記の如（、ＣＰＵ周辺のペリフェラル回
路と同一機能を有する各ファンクションモジュール１〜
３を前もって開発しておくことによ９１図中の３０に示
す部分即ち、各ファンクションモジュール１〜３および
ランダム部４を全てゲートアレイ化することができる。
上記本発明の一実施例の作用について説明すると、外部
から入力線６〜９に制御信号が与えられルト、各ファン
クションモジュール１〜３およびランダム部４がそれぞ
れ目的に応じて作動し、各出力線１０〜１３からそれぞ
れ出力信号が出力される。上記実施例によるゲートアレ
イは、例えばＣＰＵ周辺のペリフェラル回路をゲートア
レイ内に含んだゲートアレイであるから、その動作およ
び機能は、ＣＰＵ周辺のペリフェラル回路とランダム部
とを有するゲートアレイと実質的に同一である。
から入力線６〜９に制御信号が与えられルト、各ファン
クションモジュール１〜３およびランダム部４がそれぞ
れ目的に応じて作動し、各出力線１０〜１３からそれぞ
れ出力信号が出力される。上記実施例によるゲートアレ
イは、例えばＣＰＵ周辺のペリフェラル回路をゲートア
レイ内に含んだゲートアレイであるから、その動作およ
び機能は、ＣＰＵ周辺のペリフェラル回路とランダム部
とを有するゲートアレイと実質的に同一である。
本発明によれば次の如き優れた効果が奏せられる。
（１）設計、開発および評価に要する時間および経費の
低減を図ることができる。
低減を図ることができる。
（２）開発ツールの容易化が可能となる。
（３）例えばＣＰＵ周辺のＩＣとゲートアレイとを含ん
だシステムの小型化が可能となる。
だシステムの小型化が可能となる。
図は本発明の一実施例の構成を説明するためのブロック
図である。 １〜３・・・ファンクションモジュール、４・・・ラン
ダム部、５・・・バス、６〜９・・・入力線、１０〜１
３・・・出力線。
図である。 １〜３・・・ファンクションモジュール、４・・・ラン
ダム部、５・・・バス、６〜９・・・入力線、１０〜１
３・・・出力線。
Claims (1)
- 種々の機能を有する複数のフアンクシヨンモジユールと
、これらのフアンクシヨンモジユールとそれぞれ接続さ
れたランダム部と、このランダム部および前記ファンク
ションモジュールにそれぞれ接続された入力線および出
力線と、前記ランダム部および前記フアンクシヨンモジ
ユールに共通に接続されたバスとを具備してなることを
特徴とする大規模ゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12256386A JPS62279657A (ja) | 1986-05-28 | 1986-05-28 | 大規模ゲ−トアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12256386A JPS62279657A (ja) | 1986-05-28 | 1986-05-28 | 大規模ゲ−トアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62279657A true JPS62279657A (ja) | 1987-12-04 |
Family
ID=14838984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12256386A Pending JPS62279657A (ja) | 1986-05-28 | 1986-05-28 | 大規模ゲ−トアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62279657A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100758A (en) * | 1980-12-16 | 1982-06-23 | Nec Corp | Semiconductor device |
| JPS6145353A (ja) * | 1984-08-09 | 1986-03-05 | Seiko Epson Corp | ワンチツプ・マイクロ・コンピユ−タ |
-
1986
- 1986-05-28 JP JP12256386A patent/JPS62279657A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100758A (en) * | 1980-12-16 | 1982-06-23 | Nec Corp | Semiconductor device |
| JPS6145353A (ja) * | 1984-08-09 | 1986-03-05 | Seiko Epson Corp | ワンチツプ・マイクロ・コンピユ−タ |
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