JPS62281633A - 同期式伝送回路 - Google Patents
同期式伝送回路Info
- Publication number
- JPS62281633A JPS62281633A JP61124885A JP12488586A JPS62281633A JP S62281633 A JPS62281633 A JP S62281633A JP 61124885 A JP61124885 A JP 61124885A JP 12488586 A JP12488586 A JP 12488586A JP S62281633 A JPS62281633 A JP S62281633A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- flip
- delay time
- flop
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔発明の目的〕
（産業上の利用分野）
本発明は同期式伝送回路にかかり、特に複数のフリップ
フロップ回路を介してデータを伝送するに際し、フリッ
プロフップ回路の遅延時間がサイクルタイムに近い場合
にＪ３いてもフリップフロップ回路間のデータ伝送を確
実に行なうことのできる同期式伝送回路に関する。
フロップ回路を介してデータを伝送するに際し、フリッ
プロフップ回路の遅延時間がサイクルタイムに近い場合
にＪ３いてもフリップフロップ回路間のデータ伝送を確
実に行なうことのできる同期式伝送回路に関する。
（従来の技術）
フリップフロップ回路を用いてデータの伝送を行なう従
来の同期式伝送回路の一例を第７図に示す。伝送回路は
ブロックエとブロック■とから構成されており、ブロッ
ク■内には基本クロックＣＫに同期して動作するフリッ
プフロップ回路Ｆ１とその出力に結合され出力信号をブ
ロック■に伝送するための組み合せ回路１とが設けられ
ている。
来の同期式伝送回路の一例を第７図に示す。伝送回路は
ブロックエとブロック■とから構成されており、ブロッ
ク■内には基本クロックＣＫに同期して動作するフリッ
プフロップ回路Ｆ１とその出力に結合され出力信号をブ
ロック■に伝送するための組み合せ回路１とが設けられ
ている。
またブロック■内にはフリップフロップ回路Ｆ２、Ｆ３
と遅延回路２および組み合せ回路３とが設けられており
、遅延回路２は基本りＯツクＣＫを所定の時間だけ遅延
ざぽてクロックＧＫ２を発生させそれをフリップフロッ
プ回路Ｆ２のり０ツク端子に供給り゛るものである。
と遅延回路２および組み合せ回路３とが設けられており
、遅延回路２は基本りＯツクＣＫを所定の時間だけ遅延
ざぽてクロックＧＫ２を発生させそれをフリップフロッ
プ回路Ｆ２のり０ツク端子に供給り゛るものである。
またフリップフロップ回路Ｆ２の入力端子にはブロック
エから供給される出力信号Ｄ１が入力される。またフリ
ップフロップ回路Ｆ２の出力は、組み合せ回路３を介し
てフリップフロップ回路Ｆ３に、信号Ｄ３としてその入
力端子に供給される。
エから供給される出力信号Ｄ１が入力される。またフリ
ップフロップ回路Ｆ２の出力は、組み合せ回路３を介し
てフリップフロップ回路Ｆ３に、信号Ｄ３としてその入
力端子に供給される。
なおこれらのフリップフロップ回路Ｆ１〜Ｆ３はエツジ
センス型のフリップフロップ回路として構成される。
センス型のフリップフロップ回路として構成される。
第８図〜第１０図は第７図に示す回路の各部の動作状態
を示すタイミングチャートである。第８図は通常の動作
状態を示し、第９図はブロックエの遅延時ｌｌＴ１が最
大となりブロック■の遅延時間Ｔ２が最小となった最良
の場合を、第１０図はブロック■の遅延時間Ｔ１が最小
となりブロック■の遅延時間Ｔ２が最大となった最悪の
場合のタイミングチャートをそれぞれ示している。
を示すタイミングチャートである。第８図は通常の動作
状態を示し、第９図はブロックエの遅延時ｌｌＴ１が最
大となりブロック■の遅延時間Ｔ２が最小となった最良
の場合を、第１０図はブロック■の遅延時間Ｔ１が最小
となりブロック■の遅延時間Ｔ２が最大となった最悪の
場合のタイミングチャートをそれぞれ示している。
第７図に示すように従来の伝送回路では組み合せ回路１
の遅延時間が基本りＯツクＧＫのサイクルタイムＴ
に近くなると、フリップフロップｙＣ 回路Ｆ２のセットアツプタイムを増すために遅延回路２
を追加してフリップフロップ回路Ｆ２がデータを取りこ
むタイミングを遅らせるように構成している。
の遅延時間が基本りＯツクＧＫのサイクルタイムＴ
に近くなると、フリップフロップｙＣ 回路Ｆ２のセットアツプタイムを増すために遅延回路２
を追加してフリップフロップ回路Ｆ２がデータを取りこ
むタイミングを遅らせるように構成している。
しかし、このような構成による場合には、第１０図に示
すように、ブロック■に含まれるゲートの遅延時間が最
大になった時、フリップフロップＦ３のセットアツプタ
イムＴ４が小さくなり、誤動作を生じてデータ伝送が確
実には行なえなくなるという欠点がある。
すように、ブロック■に含まれるゲートの遅延時間が最
大になった時、フリップフロップＦ３のセットアツプタ
イムＴ４が小さくなり、誤動作を生じてデータ伝送が確
実には行なえなくなるという欠点がある。
（発明が解決しようとする問題点）
このように従来のフリップフロップ回路を介してデータ
伝送を行なう同期式伝送回路では、フリップフロップ回
路間に挿入された論理回路の遅延時間がクロックのサイ
クルタイムに近くなった場合、データの伝送が不確実に
なるという欠点がある。
伝送を行なう同期式伝送回路では、フリップフロップ回
路間に挿入された論理回路の遅延時間がクロックのサイ
クルタイムに近くなった場合、データの伝送が不確実に
なるという欠点がある。
そこで、本発明はフリップロフップ回路に挿入された論
理回路（組み合Ｕ゛回路）の遅延時間が基本クロックの
サイクルタイムに近い場合でもフリップフロップ回路を
介してデータの伝送が確実に行なえる同期式伝送回路を
提供することを目的とする。
理回路（組み合Ｕ゛回路）の遅延時間が基本クロックの
サイクルタイムに近い場合でもフリップフロップ回路を
介してデータの伝送が確実に行なえる同期式伝送回路を
提供することを目的とする。
（発明の構成）
（問題点を解決するための手段）
本発明による同期式伝送回路は、基本クロッグに同期し
て動作するエツジセンス型の第１のフリップフロップ回
路の動作による信号を第１の遅延時間をもって出力する
第１の組合わせ回路と、基本クロックに同期して所定時
間持続するパルスを発生するパルス発生回路と、第１の
組合わき回路の出力信号をパルス発生回路の出力パルス
が所定値となっている間そのまま通過させるレベルセン
ス型の第２のフリップフロップ回路と、この第２のフリ
ップフロップ回路の出力を基本クロックで動作するエツ
ジセンス型の第３のフリップフロップ回路に対して第２
の遅延時間をもって出力する第２の組合わけ回路とを備
えている。
て動作するエツジセンス型の第１のフリップフロップ回
路の動作による信号を第１の遅延時間をもって出力する
第１の組合わせ回路と、基本クロックに同期して所定時
間持続するパルスを発生するパルス発生回路と、第１の
組合わき回路の出力信号をパルス発生回路の出力パルス
が所定値となっている間そのまま通過させるレベルセン
ス型の第２のフリップフロップ回路と、この第２のフリ
ップフロップ回路の出力を基本クロックで動作するエツ
ジセンス型の第３のフリップフロップ回路に対して第２
の遅延時間をもって出力する第２の組合わけ回路とを備
えている。
（作 用）
第２のフリップフロップ回路はレベルセンス型のフリッ
プフロップ回路として構成されており、そのり０ツク端
子には基本クロックの立ち上りに同期した短いパルスが
パルス発生回路を介して入力され、第２のフリップフロ
ップ回路と第３のフリップフロップ回路との聞の組み合
せ回路の遅延時間はサイクルタイムより十分短いもので
構成されている。したがって第１のフリップフロップ回
路と第２のフリップフロップ回路との間に介在する組み
合せ回路の遅延時間が基本タロツクのサイクルタイムに
近い状態であっても、第２のフリップフロップ回路がデ
ータをラッチするタイミングはパルスの立ら下がりエツ
ジであるので、パルスがｌｌ ＨＩ＋の状態の間にデー
タは第２のフリップフロップ回路を素通りすることがで
きる。
プフロップ回路として構成されており、そのり０ツク端
子には基本クロックの立ち上りに同期した短いパルスが
パルス発生回路を介して入力され、第２のフリップフロ
ップ回路と第３のフリップフロップ回路との聞の組み合
せ回路の遅延時間はサイクルタイムより十分短いもので
構成されている。したがって第１のフリップフロップ回
路と第２のフリップフロップ回路との間に介在する組み
合せ回路の遅延時間が基本タロツクのサイクルタイムに
近い状態であっても、第２のフリップフロップ回路がデ
ータをラッチするタイミングはパルスの立ら下がりエツ
ジであるので、パルスがｌｌ ＨＩ＋の状態の間にデー
タは第２のフリップフロップ回路を素通りすることがで
きる。
したがってデータは第２のフリップフロップ回路を速く
通り抜けることができ、第２のフリップフロップ回路か
ら第３のフリップフロップ回路へのデータの伝送におけ
るピットアップタイムを大きく取ることができる。
通り抜けることができ、第２のフリップフロップ回路か
ら第３のフリップフロップ回路へのデータの伝送におけ
るピットアップタイムを大きく取ることができる。
（実施例）
以下本発明の実施例を図面に基づいて詳細に説明する。
第１図は本発明の一実施例を示す同期式伝送回路のブロ
ック構成図である。フリップフロップ回ｆｆ１Ｆ１．Ｆ
３は第７図に示したと同様のエツジセンス型のフリップ
フロップ回路を用いる。
ック構成図である。フリップフロップ回ｆｆ１Ｆ１．Ｆ
３は第７図に示したと同様のエツジセンス型のフリップ
フロップ回路を用いる。
しかし、本発明の場合、フリップフロップＬ２はレベル
センス型のものすなわらＤ型フリップフロップであるラ
ッチとして構成される。さらにこのレベルセンス型のフ
リップフロップ回路Ｌ２のクロック端子には基本クロッ
クＣＫに同期して所定のパルス幅のパルスを発生づ゛る
ためのパルス発生回路が接続されており、第１図に示す
実施例では遅延回路２１とアンドゲート回路２２との組
み合せによりこのパルス発生回路が構成されている。
センス型のものすなわらＤ型フリップフロップであるラ
ッチとして構成される。さらにこのレベルセンス型のフ
リップフロップ回路Ｌ２のクロック端子には基本クロッ
クＣＫに同期して所定のパルス幅のパルスを発生づ゛る
ためのパルス発生回路が接続されており、第１図に示す
実施例では遅延回路２１とアンドゲート回路２２との組
み合せによりこのパルス発生回路が構成されている。
このパルス発生回路により発生されるパルスのパルス幅
は遅延回路２１の遅延時間によって定まる。
は遅延回路２１の遅延時間によって定まる。
また組み合せ論理回路１の遅延時間は、サイクルタイム
Ｔ に近い値を持つものとする。通常ｙＣ 第１図に示す回路を集積回路として構成するものと仮定
し、ブロックエとブロック■とは近接した位置に構成さ
れているものとし、物理的なパラメータ（たとえばゲー
トｆｆ１Ｌ）が同じであると仮定している。
Ｔ に近い値を持つものとする。通常ｙＣ 第１図に示す回路を集積回路として構成するものと仮定
し、ブロックエとブロック■とは近接した位置に構成さ
れているものとし、物理的なパラメータ（たとえばゲー
トｆｆ１Ｌ）が同じであると仮定している。
したがって、フリップフロップ回路Ｆ１と組み合せ論理
回路１とは同じ特性を有しており、１ｔｉ１様に遅延回
路２１、アンドゲート回路２２、フリップフロップ回路
Ｌ２、組み合せ論理回路３およびフリップフロップ回路
Ｆ３は同じ特性を有しているものとする。
回路１とは同じ特性を有しており、１ｔｉ１様に遅延回
路２１、アンドゲート回路２２、フリップフロップ回路
Ｌ２、組み合せ論理回路３およびフリップフロップ回路
Ｆ３は同じ特性を有しているものとする。
第２図は第１図に示す回路の通常条件での動作タイミン
グを示すタイミングチャートである。
グを示すタイミングチャートである。
Ｔ１は基本クロックＣＫの立ち上がりエツジから出力信
号Ｄ１が変化するまでの遅延時間を示し、Ｔ２は基本ク
ロックＣＫの立ら上がりエツジからパルスＣＫ２の立ち
下がりエツジまでの遅延時間を示す。また下３はパルス
ＣＫ２の立ち上がりエツジから出力信号Ｄ３が変化する
までの遅延時間を示し、Ｔ４は出力信号Ｄ３がフリップ
フロップ回路Ｆ３に入力されるまでのセットアツプタイ
ムを示す。
号Ｄ１が変化するまでの遅延時間を示し、Ｔ２は基本ク
ロックＣＫの立ら上がりエツジからパルスＣＫ２の立ち
下がりエツジまでの遅延時間を示す。また下３はパルス
ＣＫ２の立ち上がりエツジから出力信号Ｄ３が変化する
までの遅延時間を示し、Ｔ４は出力信号Ｄ３がフリップ
フロップ回路Ｆ３に入力されるまでのセットアツプタイ
ムを示す。
次に第１図に示す回路においてブロックエ、■の物理パ
ラメータに違いがある場合について考察する。
ラメータに違いがある場合について考察する。
まずブロックエの遅延時間Ｔ１が最大となり、ブロック
■の遅延時間Ｔ２が最小となった最良の場合には、第３
図に示されるようなタイミングチャートとなる。
■の遅延時間Ｔ２が最小となった最良の場合には、第３
図に示されるようなタイミングチャートとなる。
またブロックエの遅延時間Ｔ１が最小となり、ブロック
■の遅延時間Ｔ２が職人となった最悪の場合のタイミン
グチｐ−１１よ第４図に示されるように変化する。
■の遅延時間Ｔ２が職人となった最悪の場合のタイミン
グチｐ−１１よ第４図に示されるように変化する。
第３図、第４図から明らかなように、回路がいずれの条
件においても正常に動作するためには次の関係式が成立
することが必要である。
件においても正常に動作するためには次の関係式が成立
することが必要である。
Ｔ −Ｔ ＜Ｔ ・ ・・・・・・（１
）Ｉｍａｘ ｃｙｃ ２ｍＩｎ 丁 く丁 、 ・・・・・・・・・・・・
（２）２Ｉａｘ １ｍＩｎ （１）、（２）式を次のように変形する。
）Ｉｍａｘ ｃｙｃ ２ｍＩｎ 丁 く丁 、 ・・・・・・・・・・・・
（２）２Ｉａｘ １ｍＩｎ （１）、（２）式を次のように変形する。
Ｋ Ｔ−Ｔ ＜Ｋ、Ｔ ・・・・・・（３
）ｍａｘ １ｎ ｃｙｃ ｍａｎ ２ｎＫ
Ｔ＜Ｋ、Ｔ ・旧・・・・・（４）ｍａｘ
２ｎ ｍａｎ １ｎ ここで”Ｉｎ、”２ｎは通常条件における遅延画、Ｋ
、Ｋ ・ は遅延時間Ｔ、Ｔ２の最大値おｍａｘ
ｍａｎ １よび最
小値の通常値に対する比率をそれぞれ示す。
）ｍａｘ １ｎ ｃｙｃ ｍａｎ ２ｎＫ
Ｔ＜Ｋ、Ｔ ・旧・・・・・（４）ｍａｘ
２ｎ ｍａｎ １ｎ ここで”Ｉｎ、”２ｎは通常条件における遅延画、Ｋ
、Ｋ ・ は遅延時間Ｔ、Ｔ２の最大値おｍａｘ
ｍａｎ １よび最
小値の通常値に対する比率をそれぞれ示す。
（３）、（４）式から
の関係が得られる。この（５）式を図示した巳のが第６
図に示されている。第６図において斜線で示した領域の
（Ｔ、Ｔ）は（５）式Ｊ５ 、Ｊ：びｉｎ ２ｎ Ｔ ＞ｏ、”ｒ２．＞ｏの関係を満足する。
図に示されている。第６図において斜線で示した領域の
（Ｔ、Ｔ）は（５）式Ｊ５ 、Ｊ：びｉｎ ２ｎ Ｔ ＞ｏ、”ｒ２．＞ｏの関係を満足する。
１ｎ
、Ｔ ）
さらに２つの直線の交点（” １ｎｍａＸ ２ｎｍ
ａｘは、 を解くと Ｔ −Ａ＋Ｂ ・・・・・・・・・（７
）Ｉｎｌｌａχ Ｔ −Ａ−８・・・・・・・・・（８）ｎｍａｘ ただし、 となる。（７）〜（１０）式の関係を図示したものが第
５図に示されている。ただし第５図においては、Ｋ ・
を０．５に固定している。Ｋｗａｘはその性質上１．
０より大きいが、１＜ＫＩｌｌａｘ＜〉Ｔ となるこ
と １．２５の領域では丁１ｎｌｌｌａＸ ＣＶＣが図
から明らかである。逆に、通常条件の遅延時間Ｔ１ｏが
サイクルタイム” ｃｙｃを超える場合、Ｋ は１．
２５よりも小さくする必要がある。
ａｘは、 を解くと Ｔ −Ａ＋Ｂ ・・・・・・・・・（７
）Ｉｎｌｌａχ Ｔ −Ａ−８・・・・・・・・・（８）ｎｍａｘ ただし、 となる。（７）〜（１０）式の関係を図示したものが第
５図に示されている。ただし第５図においては、Ｋ ・
を０．５に固定している。Ｋｗａｘはその性質上１．
０より大きいが、１＜ＫＩｌｌａｘ＜〉Ｔ となるこ
と １．２５の領域では丁１ｎｌｌｌａＸ ＣＶＣが図
から明らかである。逆に、通常条件の遅延時間Ｔ１ｏが
サイクルタイム” ｃｙｃを超える場合、Ｋ は１．
２５よりも小さくする必要がある。
＋ｍａｘ
第２図〜第４図において、データ出力信号Ｄ３がフリッ
プフロップ回路Ｆ３に入力されるまでのセットアツプタ
イムＴ は遅延時間Ｔ１がサイクシタイム下 より小
さい場合（第２図および第ｖＣ ４図）には、 Ｔ−Ｔ−Ｔ３ ・・・・・・・・・（１１）４
Ｃ１／Ｃ となる。また、第３図に示したように遅延時間Ｔ１がサ
イクルタイムＴｃｙｃを超える場合、データ出力信号Ｄ
１の変化はフリップフロップ回路Ｌ１を素通りしてフリ
ップフロップ回路Ｆ３へと伝えられ、セットアツプタイ
ムＴ４は、 Ｔ ＝Ｔ （（Ｔ −Ｔ ） ＋Ｔ３）
４ ＣＭＣＩ ＣＶＣ・・・・・・・
・・（１２） となる。セットアツプタイムＴ の最小値”４ｍ１ｎは
、次式で与えられる。
プフロップ回路Ｆ３に入力されるまでのセットアツプタ
イムＴ は遅延時間Ｔ１がサイクシタイム下 より小
さい場合（第２図および第ｖＣ ４図）には、 Ｔ−Ｔ−Ｔ３ ・・・・・・・・・（１１）４
Ｃ１／Ｃ となる。また、第３図に示したように遅延時間Ｔ１がサ
イクルタイムＴｃｙｃを超える場合、データ出力信号Ｄ
１の変化はフリップフロップ回路Ｌ１を素通りしてフリ
ップフロップ回路Ｆ３へと伝えられ、セットアツプタイ
ムＴ４は、 Ｔ ＝Ｔ （（Ｔ −Ｔ ） ＋Ｔ３）
４ ＣＭＣＩ ＣＶＣ・・・・・・・
・・（１２） となる。セットアツプタイムＴ の最小値”４ｍ１ｎは
、次式で与えられる。
Ｔ、−Ｔ −（（Ｔ −Ｔ ）４ｍ
ｌｎ ＣＶＣ１１ａＸ ＣＶＣ＋Ｔ
） ・・・・・・・・・（１３）
ｍａｘ 更に（１）式より Ｔ４ｍｉｎ”ｃｙｃ−”２ｎ＋ｉｎ−”３ｍａｘ
”・・”（１４）が得られる。
ｌｎ ＣＶＣ１１ａＸ ＣＶＣ＋Ｔ
） ・・・・・・・・・（１３）
ｍａｘ 更に（１）式より Ｔ４ｍｉｎ”ｃｙｃ−”２ｎ＋ｉｎ−”３ｍａｘ
”・・”（１４）が得られる。
これに対し、第７図に示す従来の伝送回路について、同
様のｆ：察を行なうと、 第７図において第１図と異なる部分は、レベルセンス型
のフリップフロップし２およびパルス発生回路の代りに
エツジセンス型のフリップフロップ回路Ｆ２と遅延回路
２とを使用していることである。
様のｆ：察を行なうと、 第７図において第１図と異なる部分は、レベルセンス型
のフリップフロップし２およびパルス発生回路の代りに
エツジセンス型のフリップフロップ回路Ｆ２と遅延回路
２とを使用していることである。
前述した第９図および第１０図から遅延時間の最大値お
よび最小値Ｔ１１．ｌａｘ、Ｔ２Ｉｌｌａｘ、Ｔ１１ｏ
。
よび最小値Ｔ１１．ｌａｘ、Ｔ２Ｉｌｌａｘ、Ｔ１１ｏ
。
Ｔ２１．の間に上述した（１）、（２）式の関係が成立
することが明らかである。したがって（３）〜（１０）
式の関係も成り立つ。
することが明らかである。したがって（３）〜（１０）
式の関係も成り立つ。
次にデータ出力信号０３がフリップフロップ回路Ｆ３に
入力されるまでのセットアツプタイム■ について考察
すると、遅延時間Ｔ１がサイクルウイムＴ よりも小
さい場合でも、逆にｄ延ｙＣ 時間Ｔ１がサイクルタイム” ｃｙｃより大きい場合で
も同様に、 Ｔ−Ｔ −Ｔ２−Ｔ３ ・・・・・・（１５）
４ ＣＶＣ となる。セットアツプタイムＴ の最小” ” ４ｍ１
ｎは次式により与えられる。
入力されるまでのセットアツプタイム■ について考察
すると、遅延時間Ｔ１がサイクルウイムＴ よりも小
さい場合でも、逆にｄ延ｙＣ 時間Ｔ１がサイクルタイム” ｃｙｃより大きい場合で
も同様に、 Ｔ−Ｔ −Ｔ２−Ｔ３ ・・・・・・（１５）
４ ＣＶＣ となる。セットアツプタイムＴ の最小” ” ４ｍ１
ｎは次式により与えられる。
Ｔ、−Ｔ −Ｔ −Ｔ ・・・・・・
（１Ｇ）４１１１ｎ ＣＶＣ２１１１ａＸ ３
１１ａＸ（１４）式と（１６）式とを比較すれば、明ら
かなように、第１図の回路のセットアツプタイムの最小
値”４ｍ１ｎの方が第７図の回路のセラ１−アップタイ
ムの最小値Ｔ ・よりも大きい。これは水元４ｍ＋ｎ 明による伝送回路の方がデータ出力信号Ｄ３のフリップ
フロップ回路Ｆ３に対するセットアツプタイムＴ４を大
きく取ることができることを意味している。
（１Ｇ）４１１１ｎ ＣＶＣ２１１１ａＸ ３
１１ａＸ（１４）式と（１６）式とを比較すれば、明ら
かなように、第１図の回路のセットアツプタイムの最小
値”４ｍ１ｎの方が第７図の回路のセラ１−アップタイ
ムの最小値Ｔ ・よりも大きい。これは水元４ｍ＋ｎ 明による伝送回路の方がデータ出力信号Ｄ３のフリップ
フロップ回路Ｆ３に対するセットアツプタイムＴ４を大
きく取ることができることを意味している。
したがって、周波数が同じであれば、本発明による伝送
回路は従来の回路に比べてマージンが広く安定した動作
をおこなうことができる。
回路は従来の回路に比べてマージンが広く安定した動作
をおこなうことができる。
以上実施例に基づいて詳細に説明したように本発明によ
る伝送回路ではフリップフロップ回路間の遅延時間がサ
イクルタイムに近づいた場合でも、従来の回路のように
後段のフリップフロップ回路がセットアツプタイムが不
足するという事態が回避でき、後段のフリップフロップ
回路のセットアツプタイムを大きく取って動作を安定化
させることができる。
る伝送回路ではフリップフロップ回路間の遅延時間がサ
イクルタイムに近づいた場合でも、従来の回路のように
後段のフリップフロップ回路がセットアツプタイムが不
足するという事態が回避でき、後段のフリップフロップ
回路のセットアツプタイムを大きく取って動作を安定化
させることができる。
第１図は本発明の一実施例を示す同期式伝送回路の構成
ブロック図、第２図〜第４図は第１図の回路の動作状態
を示すタイミングチャート、第５図はＴ 、Ｔ
とＫ 、Ｋ の関係Ｉｎｍａｘ ２
ｎｍａｘ ｍａｘ ｍａｎを図示する特性図、
第６図はＴｌｏ、Ｔ２．の関係を図示する特性図、第７
図は従来の伝送回路の一例を示す構成ブロック図、第８
図〜第１０図は第７図の回路の動作状態を示すタイミン
グチャートである。 Ｆｌ、Ｆ３・・・エツジセンス型フリップフロップ回路
、［１・・−レベルセンス型フリップフロップ回路、１
，３・・・組み合′ｔ！論理回路、２１・・・遅延回路
、２２・・・アンドゲート回路、ＣＫ・・・基本クロッ
ク、ＣＫ２・・・パルス。 出願人代理人 佐 藤 −雄 ち １ 図 も２ 図 島３ 図 も４ 閉 も５ 圀 ３６ 図 ち７ 図 島８ 区
ブロック図、第２図〜第４図は第１図の回路の動作状態
を示すタイミングチャート、第５図はＴ 、Ｔ
とＫ 、Ｋ の関係Ｉｎｍａｘ ２
ｎｍａｘ ｍａｘ ｍａｎを図示する特性図、
第６図はＴｌｏ、Ｔ２．の関係を図示する特性図、第７
図は従来の伝送回路の一例を示す構成ブロック図、第８
図〜第１０図は第７図の回路の動作状態を示すタイミン
グチャートである。 Ｆｌ、Ｆ３・・・エツジセンス型フリップフロップ回路
、［１・・−レベルセンス型フリップフロップ回路、１
，３・・・組み合′ｔ！論理回路、２１・・・遅延回路
、２２・・・アンドゲート回路、ＣＫ・・・基本クロッ
ク、ＣＫ２・・・パルス。 出願人代理人 佐 藤 −雄 ち １ 図 も２ 図 島３ 図 も４ 閉 も５ 圀 ３６ 図 ち７ 図 島８ 区
Claims (1)
- 【特許請求の範囲】 １、基本クロックに同期して動作するエッジセンス型の
第１のフリップロフップ回路の動作による信号を第１の
遅延時間をもって出力する第１の組合わせ回路と、 前記基本クロックに同期して所定時間持続するパルスを
発生するパルス発生回路と、 前記第１の組合わせ回路の出力信号を前記パルス発生回
路の出力パルスが所定値となっている間そのまま通過さ
せるレベルセンス型の第２のフリップフロップ回路と、 この第２のフリップフロップ回路の出力を前記基本クロ
ックで動作するエッジセンス型の第３のフリップフロッ
プ回路に対して第２の遅延時間をもって出力する第２の
組合わせ回路とを備えた同期式伝送回路。 ２、レベルセンス型のフリップフロップ回路がＤ型フリ
ップフロップ回路である特許請求の範囲第１項記載の同
期式伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124885A JPS62281633A (ja) | 1986-05-30 | 1986-05-30 | 同期式伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124885A JPS62281633A (ja) | 1986-05-30 | 1986-05-30 | 同期式伝送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62281633A true JPS62281633A (ja) | 1987-12-07 |
Family
ID=14896501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61124885A Pending JPS62281633A (ja) | 1986-05-30 | 1986-05-30 | 同期式伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62281633A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990031076A (ko) * | 1997-10-08 | 1999-05-06 | 윤종용 | 단일 펄스 발생 회로 |
-
1986
- 1986-05-30 JP JP61124885A patent/JPS62281633A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990031076A (ko) * | 1997-10-08 | 1999-05-06 | 윤종용 | 단일 펄스 발생 회로 |
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